esTc 设计中 作业讲评
设计中心 作业讲评
esTc 设计中 第五章作业 并行信号赋值语句有哪两种形式?请将两种 形式做比较。 2.VHDL中主要有哪几种延迟类型?它们有什 么区别? 4.试用i语句设计编写一个四—十六译码器。 5.试用case语句设计编写一个四—十六译码 器。 7.放在进程内和进程外的,而形式完全一样的 两个信号赋值语勻有何本质上的差别?试举 例说明。 8.试给出例5-15所对应的逻辑电路图
设计中心 第五章作业 1. 并行信号赋值语句有哪两种形式？请将两种 形式做比较。 2. VHDL中主要有哪几种延迟类型？它们有什 么区别？ 4. 试用if语句设计编写一个四——十六译码器。 5. 试用case语句设计编写一个四——十六译码 器。 7. 放在进程内和进程外的，而形式完全一样的 两个信号赋值语句有何本质上的差别？试举 例说明。 8. 试给出例5-15所对应的逻辑电路图
ENTITY cmpl sig IS ENTITY PORT(a, b, sel: IN bit; X, y, Z: OUT bit ARCHITECTURE END cmpl_sig ARCHITECTURE logic OF cmpl_sig IS BEGIN simple signal assignment abeab k X c(a AND NoT sel) OR(b AND sel); conditional signal assignmer y caHeN sel=O ELSE selected signal assignment WITH sel SElECT sel z < a WHEN 'O b WHEN Z 0 WHEN OTHERS: END logic; CONFIGURATION cmpl_sig_ conf OF cmpl_sig IS FOR logic END FOR END cmpl sig conf
设计中心 Putting it all together
esTc 设计中 (1)Simple Signal Assignment This kind of statements are executed in parallel Enti tity testl is (02 port ( a, b, e: in bit; C, d: out bit); OUtPitpa end testI; architecture testl body of testl is begin c<=a and b d<=e; end testl body
设计中心 (1) Simple Signal Assignment • This kind of statements are executed in Parallel Entity test1 is port ( a, b, e : in bit; c, d : out bit); end test1; architecture test1_body of test1 is begin c <= a and b; d <= e; end test1_body;
esTc 设计中 (2)Conditional Signal Assignments The output get the value when the condition is true e.g. 2 to 1 multiplexer Entity testl is value. port(inl, in2, sel: in bit d out bit); end testl DinZ architecture testl body of test/ is begin d<= inl WHEN sel=0 ELSE o d in2 end testl body
设计中心 (2) Conditional Signal Assignments • The output get the value when the condition is true – e.g. 2 to 1 multiplexer Entity test1 is port (in1, in2, sel : in bit; d : out bit); end test1; architecture test1_body of test1 is begin d <= in1 WHEN sel = ‘0’ ELSE in2; end test1_body;
esTc 设计中 (3 Select Signal Assignments The output get value when matching with the selected item Entity testl is Name value ,Ⅲ por{a,b:Ⅶinbi; sel, in bit c: out bit); architecture testl body of testl is/b end testl; begin WITH Sel select c=aHBN"2-逗号心 b WHEN“0,一分号 end testl body
设计中心 (3) Select Signal Assignments • The output get value when matching with the selected item Entity test1 is port (a, b: in bit; sel : in bit; c : out bit); end test1; architecture test1_body of test1 is begin WITH sel SELECT c <= a WHEN ‘1’, --逗号 b WHEN ‘0’; --分号 end test1_body;
esTc 设计中 第五章作业 并行信号赋值语句有哪两种形式?请将两种 形式做比较 2.VHDL中主要有哪几种延迟类型?它们有什 么区别? 4.试用i语句设计编写一个四—十六译码器。 5.试用case语句设计编写一个四—十六译码 器。 7.放在进程内和进程外的,而形式完全一样的 两个信号赋值语勻有何本质上的差别?试举 例说明。 8.试给出例5-15所对应的逻辑电路图
设计中心 第五章作业 1. 并行信号赋值语句有哪两种形式？请将两种 形式做比较。 2. VHDL中主要有哪几种延迟类型？它们有什 么区别？ 4. 试用if语句设计编写一个四——十六译码器。 5. 试用case语句设计编写一个四——十六译码 器。 7. 放在进程内和进程外的，而形式完全一样的 两个信号赋值语句有何本质上的差别？试举 例说明。 8. 试给出例5-15所对应的逻辑电路图
esTc 设计中 时序描述一延时类型 所有的 SIGNAL赋值语句都包含一个延时值, 信号值在这段延时后更新 延时值有如下三种表示形式: transport一传播延时(显示定义) inertia一惯性延时(可不显示定义) dela(△)一在没有显示定义延时值时,系统 采用的缺省延时方式
设计中心 时序描述—延时类型 • 所有的SIGNAL赋值语句都包含一个延时值， 信号值在这段延时后更新 • 延时值有如下三种表示形式： transport — 传播延时（显示定义） inertial — 惯性延时（可不显示定义） delta (△) — 在没有显示定义延时值时，系统 采用的缺省延时方式
esTc 设计中 时序描述一传播延时 传播延时必须显示定义 关键字为 transport 直接模拟导线上信号延迟 ·信号值在说明的时间后更新 b < transport a AFTER 10 ns a a b 5ns 15ns
设计中心 时序描述—传播延时 • 传播延时必须显示定义 关键字为transport • 直接模拟导线上信号延迟 • 信号值在说明的时间后更新 b <= transport a AFTER 10 ns; a b 5ns 15ns a b
esTc 设计中 时序描述一惯性延时 惯性延时提供延时值及相应脉冲宽度 惯性延时为缺省方式,可以不显示定义 惯性延时模拟某类元件的延迟特性(“容"性) b <= a not a after 10 ns. b a b 5ns 15ns 25ns 35ns
设计中心 • 惯性延时提供延时值及相应脉冲宽度 • 惯性延时为缺省方式，可以不显示定义 • 惯性延时模拟某类元件的延迟特性(“容”性) b <= inertial not a after 10 ns; 时序描述—惯性延时 5ns 15ns 25ns 35ns a b a b
