存储元件向输入端的反馈。同步性要求在存储元件中仅在有效时钟边缘 上存在状态变化 在本章中,给出一组符合静态同步系统定义的全同步电路元 件。在后面的章节中,还将讨论将此严格定义稍加放松的系统,以便采 用电平敏感锁存器和RAM 6.2基本的同步部件 构成同步基本部件基础的是边缘 敏感D型触发器(图6-1)。其基本性质 为,在时钟(ck)输入的上升边之后,d 输入端的逻辑值出现在q输出端,而其 补值出现在q非输出端。这一过程就是 取样过程。 D型触发器受到一些定时限制,即图61边缘敏感D型触发器 建立时间、保持时间和最小时钟宽度, 如图6-2所示。 6.3同步清除D型触发器 我们希望ASIC有一个性能,即全 局复位。这是一个测试要求;在后面 有效时钟边缘 最小时间度 还要详细讨论。ASIC设计中应避免使图62D型触发器的定时限制 用异步清除D型触发器(它破坏了6.1节中所述同步系统的两个条件), 应代之以同步清除。这样就产生了第一个新的基本部件——带同步清除 的D型触发器(图6-3)。它用于无条件锁存数据。其真值表(d在时钟上 升边取样)如表6-1存储元件向输入端的反馈。同步性要求在存储元件中仅在有效时钟边缘 上存在状态变化。 在本章中，给出一组符合静态同步系统定义的全同步电路元 件。在后面的章节中，还将讨论将此严格定义稍加放松的系统，以便采 用电平敏感锁存器和 RAM。 6.2 基本的同步部件 构成同步基本部件基础的是边缘 敏感 D 型触发器(图 6-1)。其基本性质 为，在时钟(ck)输入的上升边之后，d 输入端的逻辑值出现在 q 输出端，而其 补值出现在 q 非输出端。这一过程就是 取样过程。 图 6-1 边缘敏感 D 型触发器 D 型触发器受到一些定时限制，即 建立时间、保持时间和最小时钟宽度， 如图 6-2 所示。 6.3 同步清除 D 型触发器 我们希望 ASIC 有一个性能，即全 局复位。这是一个测试要求；在后面 还要详细讨论。ASIC 设计中应避免使 用异步清除 D 型触发器(它破坏了 6.1 节中所述同步系统的两个条件)， 应代之以同步清除。这样就产生了第一个新的基本部件——带同步清除 的 D 型触发器(图 6-3)。它用于无条件锁存数据。其真值表(d 在时钟上 升边取样)如表 6-1： 图 6-2 D 型触发器的定时限制