K述列 4.1多路选择器VHDL指述 4.1.12选1多路选择器的ⅤHDL描述 【例4-4】 EN乎 TY mux21aTs PoR(a,b,s:工NB工T; Y:OUB工T); END ENT工 Y mux21a; ARCHITECTURE one OF mux21a IS BEG工N PROCESS (a,b, s) BEG工N 工Fs=10HEN y < a ElSE END工E; END PROCESS; END ARCHITECTURE one;KX 康芯科技 4.1 多路选择器VHDL描述 4.1.1 2选1多路选择器的VHDL描述 【例4-4】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTUREone ;