EDA技术实用教程 第4章 ⅤHDL设计初步
第4章 VHDL设计初步 EDA技术实用教程
K述列 4.1多路选择器VHDL指述 4.1.12选1多路选择器的ⅤHDL描述 【例4-1】 ENTITY mux21a IS PoR(a,b:工NB工T; 工NB工T; Y:OUB工T); END ENTITY mux21a ARCHITECTURE one oF mux21a IS BEG工N a WHEN S E 0 ELSE END ARCHITECTURE one;
KX 康芯科技 4.1 多路选择器VHDL描述 4.1.1 2选1多路选择器的VHDL描述 【例4-1】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ;
K述列 4.1多路选择器VHDL指述 4.1.12选1多路选择器的ⅤHDL描述 1)以关键词EN工Y引导, END ENTITY mux21a结 尾的语句部分,称为实体。 mux21a b 图4-1mux21a实体
KX 康芯科技 4.1 多路选择器VHDL描述 4.1.1 2选1多路选择器的VHDL描述 (1) 以关键词ENTITY引导，END ENTITY mux21a结 尾的语句部分，称为实体。 图4-1 mux21a实体
K述列 4.1多路选择器VHDL指述 4.1.12选1多路选择器的ⅤHDL描述 (2)以关键词 ARCHITECTURE引导,END ARCH工 TECTURE one结尾的语句部分,称为结构体。 图4-2mux21a结构体
KX 康芯科技 4.1 多路选择器VHDL描述 4.1.1 2选1多路选择器的VHDL描述 (2) 以关键词ARCHITECTURE引导，END ARCHITECTURE one结尾的语句部分，称为结构体。 图4-2 mux21a结构体
K述列 4.1多路选择器VHDL指述 4.1.12选1多路选择器的ⅤHDL描述 例42】 ENTTY mU%21a工s PoR(a,b:工NBrT; s:工NB工T; Y:OUB工T) END ENT工 Y mux21a; ARCHITECTURE one OF mux21a IS sIGNaL, d,e B工T; BEGIN d < a AND (NOT S); e <=b AND s y < dore i END ARCHITECTUREone
KX 康芯科技 4.1 多路选择器VHDL描述 4.1.1 2选1多路选择器的VHDL描述 【例4-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ;
K述列 4.1多路选择器VHDL指述 4.1.12选1多路选择器的ⅤHDL描述 例4-3】 ARCHITECTURE one of mux2la IS BEGIN y <=(a AND (NOT s))Or (b AND s) END ARCHITECTURE one
KX 康芯科技 4.1 多路选择器VHDL描述 4.1.1 2选1多路选择器的VHDL描述 【例4-3】 . . . ARCHITECTURE one OF mux21a IS BEGIN y <= (a AND (NOT s)) OR (b AND s) ; END ARCHITECTUREone;
K述列 4.1多路选择器VHDL指述 4.1.12选1多路选择器的ⅤHDL描述 【例4-4】 EN乎 TY mux21aTs PoR(a,b,s:工NB工T; Y:OUB工T); END ENT工 Y mux21a; ARCHITECTURE one OF mux21a IS BEG工N PROCESS (a,b, s) BEG工N 工Fs=10HEN y < a ElSE END工E; END PROCESS; END ARCHITECTURE one;
KX 康芯科技 4.1 多路选择器VHDL描述 4.1.1 2选1多路选择器的VHDL描述 【例4-4】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTUREone ;
K述列 4.1多路选择器VHDL指述 4.1.12选1多路选择器的ⅤHDL描述 Name:∨aue 5000ns1.0us1.5μs20μs25μs30us >s 0 o unnan a 0 图4-3mux21a功能时序波形
KX 康芯科技 4.1 多路选择器VHDL描述 4.1.1 2选1多路选择器的VHDL描述 1.0μs 1.5μs 2.0μs 2.5μs 3.0μs 图4-3 mux21a功能时序波形
K述列 4.1多路选择器VHDL指述 412VHDL相关语法说明 1.实体表达 例45】 ENy工 fY e name Is PORT (p name port m data type i p namei: port mi data type END ENTITY e name
KX 康芯科技 4.1 多路选择器VHDL描述 4.1.2 VHDL相关语法说明 1. 实体表达 【例4-5】 ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END ENTITY e_name;
K述列 4.1多路选择器VHDL指述 412VHDL相关语法说明 2.实体名 3.PORT语句和端口信号名 4.端口模式 “IN”、“OUT”、“ INOUT”、“ BUFFER” 5数据类型BT
KX 康芯科技 4.1 多路选择器VHDL描述 4.1.2 VHDL相关语法说明 2. 实体名 3. PORT语句和端口信号名 4. 端口模式 “IN”、“OUT”、“INOUT”、 “BUFFER” 5. 数据类型BIT
