大学电子工程 第八章8.3-8.3.3直接AD变换器 833串并行AD(两步A)特点A 元件少;2(26-1) 速度下降不多 分段并行12位AD 较多用 EF°高6位 并行 D v, off adO CP.\ REF2 DAO 位 低6位存 保持减法器口并行F器 图8.3.4串并行AD0原理框图CP 9 第八章8.3-83.3直接AD变换器 8333逐次逼近AD 转换控制信号 (4)第二步: Dn2=1,D=*100.0 控制逻辑]-时钟 比较器 第n步:D。=1 寄存器清零 (3)第一步 控制逻辑将寄存器 DAC REF 最高位置1 Dn=1,D=100..0 图8.3.5逐次逼近式ADc的原理框图 经DA控制paEF=VaEp/2 与v比较:若vEF>1"=H→Dn=0 若vp<n→"c=L5 9 清华大学电子工程系李冬梅 8.3.3.2 串并行A/D（两步A/D） 特点： 元件少；2(26-1) 速度下降不多; 较多用. 特点： 元件少；2(26-1) 速度下降不多; 较多用. 第八章 8.3 -8.3.3 直接A/D变换器 分段并行12位A/D: 高6位 并行 ADC DAC 保持 减法器 低6位 并行 ADC 12 位 寄 存 器 VREF1 CP1 v1 CP2 VREF2 D11 D10 D0 CP 图8.3.4串并行ADC原理框图 3 10 清华大学电子工程系李冬梅 8.3.3.3 逐次逼近A/D 1．组成 2．工作原理 (1) 转换前: 寄存器清零 D=0，v’REF= 0 (2) 转换信号到来 (3) 第一步： 控制逻辑将寄存器 最高位置1， Dn-1=1，D＝100…0 经D/A控制 v’REF=VREF / 2 与vI比较：若v’REF > vI ＋ - 控制逻辑 寄存器 DAC 时钟 Dn-1 Dn-2 D0 VREF v1 vC vREF 比较器 清零 转换控制信号 图8.3.5逐次逼近式ADC的原理框图 ’ vC = H 0 Dn−1 = 若v’REF < vI vC = L 1 Dn−1 = I VREF VREF v ~ 2 1 = I VREF v 2 1 = 0 ~ 第八章 8.3 -8.3.3 直接A/D变换器 (4) 第二步： Dn-2=1, D=*100..0 . . 第n步：D0=1