6.3 CPLD FPGA MAX 7000A ◆MAX7000A OCPLD: CMOS E2PROM-based PLDs ◆FLEX10K 93 3V In-system programmability Q Built-in JTAG boundary-scan test circuitry 94. 5ns pin-to-pin logic delay ◆32t0256 macrocells MAX 7000A Device Block Diagram MAX 7000A MacroCell Macro ce小蚶 MAX7000 A CPLD小 ◆组合逻辑函数 ◆浮栅存储电荷的方法保存配置数据,数据不 ●来自PA的36对互补输入 ●5个积项+5输入或门实现“与或”组合逻辑 ●每个MC提供共享积项( Shared ◆ Macroce为粗颗粒结构 ●每个MC提供并联扩展项( Paralle ●单元逻辑功能相对复杂 ◆组合逻辑输出或DFF输出 ●适合扇入大或组合逻辑功能复杂的场合 ●DFF三种时钟方式 ◆单芯片电路规模或等效门数目不大 >全局时钟 全局时钟+使能信号 积项阵列时钟 ●全局时钟/全局清除信号 77 39 6.3 CPLD & FPGA ‹MAX7000A ‹FLEX10K 40 MAX 7000A ‹CPLD: CMOS E2PROM-based PLDs ‹3.3V In-system programmablity ‹Built-in JTAG boundary-scan test circuitry ‹4.5ns pin-to-pin logic delay ‹32 to 256 macrocells 41 MAX 7000A Device Block Diagram 42 MAX 7000A MacroCell MAX 7000A MacroCell 44 MacroCell MacroCell小结 ‹组合逻辑函数 z来自PIA的36对互补输入 z5个积项 + 5输入或门实现“与或”组合逻辑 z每个MC提供共享积项(Shared) z每个MC提供并联扩展项(Parallel) ‹组合逻辑输出 或 DFF输出 zDFF三种时钟方式 ¾全局时钟 ¾全局时钟＋使能信号 ¾积项阵列时钟 z全局时钟/全局清除信号 45 MAX7000A CPLD小结 ‹浮栅存储电荷的方法保存配置数据，数据不 “挥发” ‹MacroCell为粗颗粒结构 z单元逻辑功能相对复杂 z适合扇入大或组合逻辑功能复杂的场合 ‹单芯片电路规模或等效门数目不大