/第3章仍24编程基础 (2)设计要求:VHDL进行电子系统设计时可以不了解电路 的结构细节,设计者所做的工作较少;Ⅴ erilog和ABEL语言进行 电子系统设计时需了解电路的结构细节,设计者需做大量的工 作 (3)综合过程:任何一种语言源程序,最终都要转换成门电 路级才能被布线器或适配器所接受。因此,ⅤHDL语言源程序的 综合通常要经过行为级→RTL级→门电路级的转化,VHDL几乎 不能直接控制门电路的生成。而Ⅴ erilog语言和ABEL语言源程序 的综合过程要稍简单,即经过RIL级→门电路级的转化,易于控 制电路资源第3章 VHDL编程基础 (2) 设计要求：VHDL进行电子系统设计时可以不了解电路 的结构细节，设计者所做的工作较少；Verilog和ABEL语言进行 电子系统设计时需了解电路的结构细节，设计者需做大量的工 作。 (3) 综合过程：任何一种语言源程序，最终都要转换成门电 路级才能被布线器或适配器所接受。因此，VHDL语言源程序的 综合通常要经过行为级→RTL级→门电路级的转化，VHDL几乎 不能直接控制门电路的生成。而Verilog语言和ABEL语言源程序 的综合过程要稍简单，即经过RTL级→门电路级的转化，易于控 制电路资源