例1:设计3-8线译码器 LIBRARY IEEE: USE IEEESTD LOGIC 1164ALL: ENTITY ymg 83 IS 译码器设计 PORT(A, B, C: IN STD LOGIC; Y: OUTSTD LOGIC VECTOR(7 DOWNTOO)) END ymq83; 请注意 数据类型 的声明三 译 码 器 设 计 例1：设计3－8线译码器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ymq83 IS PORT(A,B,C: IN STD_LOGIC; Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ymq83; 请注意 数据类型 的声明