188 陈安等：从模式I℃总线接口电路设计及其V1SI实现 2002年 5VLSI实现 6 结 论 整个设计是用VHDL语言[]进行行为级描述 可配置的FIR滤波器具有极大的灵活性，但如 的，通过Active-HDL的功能仿真器进行功能仿真。 果采用传统的总线接口电路，可配置的功能实现会 为了减少竞争冒险、提高电路运行的可靠性，所有的 占用大量宝贵的芯片管脚，而从模式的I℃总线接 电路设计都采用同一时钟控制下的同步时序电路。 口电路可以很好地解决这个矛盾。该接口电路通过 例如，状态转化并没有依靠SCL时钟的下降沿触 行为级仿真、综合后门级时序仿真，其功能符合℃ 发，而利用高速时钟的上升沿采样SCL,检测到 总线协议，可以很好地完成对可配置FIR数字滤波 SCL时钟的下降沿后，在时钟的上升沿触发状态转 器的参数配置和参数读回验证的任务，其小巧的结 化，这样就避免了由于总线负载过重而导致SCL下 构也不会占用过多的芯片资源。尽管相对于传统的 降时间太长所带来的一系列问题。功能仿真正确以 总线接口，从模式的I℃总线接口的速度慢一些，但 后，再用Synopsys的Design Compiler综合得到门 系统配置不象系统运行时那样强调速度，所以采用 级电路。我们所用的技术库是无锡上华的器件库 从模式的I℃总线，牺牲一些速度是值得的。 (csmc06core.db,csmc06core.sdb)。为了方便处理 参考文献： 逻辑设计与物理设计环境间的数据交换，我们使用 了Design Compiler的辅助工具Floorplan Man- [1]The I2C-Bus Specification [Z].Version2.1.2000. ager,综合得到门级电路网表，经过适当修改，加上 [2] Implementing an I2C-Bus Controller in a CoolRun- 约束条件及FTGS或VITAL的库，再利用Active- nerTM Z.CPLD,Xillinx,1999. HDL的时序仿真器进行时序仿真，时序仿真还加入 [3]FPGA Compiler II/FPGA Express VHDL Reference 了Design Compiler生成的标准延时格式文件。时序 Manual.[Z].Synopsis,version 1999. 仿真正确以后，再用Candence的Silicon Ensemble 作者简介：陈安(1978一)，男（汉 工具对Design Compiler生成的Verilog网表进行 族)，湖南省人，2001年毕业于复旦 布局布线。在布局未布线之前，需为Verilog网表加 大学电子工程系电子学与信息系统 入最顶层的PAD说明和各层pin的说明。生成版图 以后，再次利用Active-HDL的时序仿真器进行版 专业，现在香港科技大学攻读博士 学位，主要研究领域有数字系统设 图后仿真。仿真时需要加入由Silicon Ensemble生 计、无线通讯系统研究等。 成的标准延时格式文件。设计的从模式℃总线接 口电路满足了I℃总线标准。 《微电子学》来稿注意事项 1.研究论文一般不超过8000字(A4幅面4页，含图、表)，综7.受资助的论文应注明基金项目及其编号。 述文章不超过10000字(A4幅面5页，含图，表)。 8.插图应安排在文中相应位置。图要精选，原则上不超过6 2.论文标题不超过20个汉字 幅。若图中有坐标，需要注明坐标所表示的物理量（斜体） 3.中英文摘要应用最简洁的语言说明文章的目的，主要工作 和单位（正体）。插图宽度一般不超过8cm。若有图注，放 过程及使用的方法，研究工作最后得到的结果和结论。中 在图的下部。每幅图均应标明图号，给出图题。 文摘要不超过300个汉字，英文摘要不超过150个英文单 9.文中表格建议使用三线表，必要时可加辅助线。表号和表 词。 题放在表上。表中参数应标明量和单位（用符号），若单位 4.给出3~8个（中英文）关键词。 相同可统写在表头或表顶线上右侧。若有表注，写在表底 5.按《中国图书馆分类法》（第四版）给出论文的“中图分类 线下左侧。 号”。 10.参考文献中的作者项应注意：①姓在前，名在后（拉丁文 6.按“Electrical&.Electronics Abstracts”给出“EEACC”,或 只用缩写)，②作者3人以下应全部列出，4人以上只列 按“Physics Abstract'"给出“PACC”分类号。 出前3人，其后加“等”（外文加“etal”)。! "#$%实现 整 个 设 计 是 用 "&’#语 言()*进 行 行 为 级 描 述 的+通过 ,-./012&’#的功能仿真器进行功能仿真3 为了减少竞争冒险4提高电路运行的可靠性+所有的 电路设计都采用同一时钟控制下的同步时序电路3 例 如+状 态 转 化 并 没 有 依 靠 $5#时 钟 的 下 降 沿 触 发+而 利 用 高 速 时 钟 的 上 升 沿 采 样 $5#+检 测 到 $5#时钟的下降沿后+在时钟的上升沿触发状态转 化+这样就避免了由于总线负载过重而导致 $5#下 降时间太长所带来的一系列问题3功能仿真正确以 后+再用 $6789:6:的 ’1:/;758<9/=1>综合得到门 级 电 路3我 们 所 用 的 技 术 库 是 无 锡 上 华 的 器 件 库 ?-:<-@A-8>1BCD+-:<-@A-8>1B:CDE3为了方 便 处 理 逻辑设计与物理设计环境间的数据交换+我们使用 了 ’1:/;758<9/=1>的 辅 助 工 具 F=88>9=G7HG72 G;1>+综合得到门级电路网表+经过适当修 改+加 上 约束条件及 FIJ$或 "%I,#的库+再利用 ,-./012 &’#的时序仿真器进行时序仿真+时序仿真还加入 了 ’1:/;758<9/=1>生成的标准延时格式文件3时序 仿真正确以后+再用 5G7C17-1的 $/=/-87K7:1<D=1 工 具 对 ’1:/;758<9/=1>生 成 的 "1>/=8;网 表 进 行 布局布线3在布局未布线之前+需为 "1>/=8;网表加 入最顶层的 L,’说明和各层 9/7的说明3生成版图 以 后+再 次 利 用 ,-./012&’#的 时 序 仿 真 器 进 行 版 图后仿真3仿真时需要加入由 $/=/-87K7:1<D=1生 成的标准延时格式文件3设计的从模式 % M 5总线接 口电路满足了 % M 5总线标准3 A 结 论 可配置的 F%N滤波器具有极大的灵活性+但如 果采用传统的总线接口电路+可配置的功能实现会 占用大量宝贵的芯片管脚+而从模式的 % M 5总线接 口电路可以很好地解决这个矛盾3该接口电路通过 行为级仿真4综合后门级时序仿真+其功能符合 % M 5 总线协议 +可以很好地完成对可配置 F%N数字滤波 器的参数配置和参数读回验证的任务+其小巧的结 构也不会占用过多的芯片资源3尽管相对于传统的 总线接口+从模式的 % M 5总线接口的速度慢一些+但 系统配置不象系统运行时那样强调速度+所以采用 从模式的 % M 5总线+牺牲一些速度是值得的3 参 考 文 献O (P* IQ1%M 52RS:$91-/T/-G./87(U*V"1>:/87MBPBM@@@B (M* %<9=1<17./7;G7%M 52RS:587.>8==1>/7G588=NS72 71>IH (U*B5L#’+W/==/7X+PYYYB ()* FLJ, 58<9/=1>%%ZFLJ, KX9>1::"&’# N1T1>17-1 HG7SG=V(U*B$6789:/:+01>:/87PYYYB 作者 简 介O陈 安?PY[\]E+男?汉 族E+湖南省人+M@@P年毕业于复旦 大学电子工程系电子学与信息系统 专业+现在香港科技大学攻读 博 士 学位+主要研究领域有数字系 统 设 计4无线通讯系统研究等 ^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^ 3 _微电子学‘来稿注意事项 PB研究论文一般不超过 \@@@字?,a幅面 a页+含图4表E+综 述文章不超过 P@@@@字?,a幅面 !页+含图4表E3 MB论文标题不超过 M@个汉字 )B中英文摘要应用最简洁的语言说明文章的目的+主要工作 过程及使用的方法+研究工作最后得到的结果和结论3中 文摘要不超过 )@@个汉字+英文摘要不超过 P!@个英文单 词3 aB给出 )b\个?中英文E关键词3 !B按_中 国 图 书 馆 分 类 法‘?第 四 版E给 出 论 文 的c中 图 分 类 号d3 AB按cK=1-.>/-G=eK=1-.>87/-:,D:.>G-.:d给出cKK,55d+或 按cLQ6:/-:,D:.>G-.d给出cL,55d分类号3 [B受资助的论文应注明基金项目及其编号3 \B插图应安排在文中相应位置3图要精选+原则上不超过 A 幅3若图中有坐标+需要注明坐标所表示的物理量?斜体E 和 单位?正体E3插图宽度一般不超过 \-<3若有图注+放 在图的下部3每幅图均应标明图号+给出图题3 YB文中表格建议使用三线表+必要时可加辅助线3表号和表 题放在表上3表中参数应标明量和单位?用符号E+若单位 相同可统写在表头或表顶线上右侧3若有表注+写在表底 线下左侧3 P@B参考文献中的作者项应注意Of姓在前+名在后?拉丁文 只 用 缩 写E+g作 者 )人 以 下 应 全 部 列 出+a人 以 上 只 列 出前 )人+其后加c等d?外文加c1.G=dE3 P\\ 陈 安等O从模式 % M 5总线接口电路设计及其 "#$%实现 M@@M年