SRAM X行选择 Timing for read operations in a SRAM CS R/ I/o a Similar to ROM read timing ■存储矩阵 先输入地址码,以便译码器选通Mem单元 X行地址译码,驱动该行各单元 AOE或CS无需译码,一般直接作用,允许滞后于地址 公共输入D、D和输出D。,受控于Y列地址和读写信号 数据接收电路决定控制信号持续时间 列选中,R=0,列出门 先让CS或OE失效,再吏换地址,防止误输出 列选中,R=1,活经列写入门送D、D线,三态门出三态 Timing for write operations in a SRAM SRAM:枫存储元 ADOR D H Addr. must be stable before and after write-enable a Data is latched on trailing edge of (WE CS) ■大量,电路力求简化 先输入地址码,以便译码器选通Mcm单元 ■F在以下条件下为0 建立稳定地址选通信号后,送/CS和八WE信号 CS setup time) “A=1且“不出现(X=1,D=1) A·X·D 束时,先让(CS和八E失效,再更换地址以防止误写须满足写 入数据建立和保持时间要 SRAM:蚁极存储草元 SRAM:cMoS春储平元 D ■对接双发射极管 ■cMos 行未选中,X=0,保持 CMOS反相器、传输门并联 行被选中,X=1,写读2 11 „存储矩阵 X行地址译码，驱动该行各单元 同列有公共输入Di 、/Di 和输出Do，受控于Y列地址和读写信号 • 列选中，R/W=0，列读出门接通 • 列选中，R/W=1，数据经列写入门送Di 、/Di 线，三态门输出三态 SRAM Y列选择 Di Di X行选择 Di Do I/O 线或各行Do CS R/W S Q R 线或 各列 12 „ Similar to ROM read timing 先输入地址码，以便译码器选通Mem单元 /OE 或/CS无需译码，一般直接作用，允许滞后于地址 数据接收电路决定控制信号持续时间 先让/CS或/OE失效，再更换地址，防止误输出 Timing for read operations in a SRAM Access time from Addr. Access time from CS Output-enable time Output-disable time Output-enable time 13 „ Addr. must be stable before and after write-enable „ Data is latched on trailing edge of (WE & CS). 先输入地址码，以便译码器选通Mem单元 建立稳定地址选通信号后，送/CS和/WE信号(CS setup time) 结束时，先让/CS和/WE失效，再更换地址以防止误写(须满足写 入数据建立和保持时间要求) Timing for write operations in a SRAM Addr. setup time Addr. hold time Data setup time Data hold time CS setup time 16 „大量，电路力求简化 „F在以下条件下为0 “A=1”且“不出现(X=1,D=1)” SRAM: 双极存储单元 A X D F R1 VCC F D X A F = A⋅ X ⋅ D 17 „对接双发射极管 行未选中，X=0，保持 行被选中，X=1，写读 SRAM: 双极存储单元 X D D Q A Q DO DO X VCC Q X D X VCC Q D 18 SRAM: CMOS存储单元 +VDD T1 T2 A Q D TN X „ CMOS CMOS反相器、传输门并联