4.6随机存取存储器 RAM Ref.10.3 1. SRAM ■ Random Access Memory removed NVRAM: Non-Volatile R MM+ battery, Or use EEPROM ■ Random Access Memory 静态RAM(SRAM: Static RAM) Memory behaves like latches or flip-flops ROM Flash 动态RAM(DRAM: Dynamic Memory) Memory lasts only for a few milliseconds ■SRAM Must"refresh"locations by reading or writing SRAM Static RAM SSRAM Synchronous SRAM SRAM 1. SRAM: Internal structure ■地址输入 X行地址 存储 ■数据O端:双向或双端口「 2xbRAM 矩阵 ■读写控制 DOUT ■存储矩阵 向JO DNb-1 DOUTb-1 ■地址译码:行、列译码 ■读写控制逻辑 SRAM SRAM Cell Array Q s ■静态RAM存储单元( SRAM Cel 基本存储单元矩阵一锁存器
1 1 Random Access Memory Volatility • Most RAMs lose their memory when power is removed • NVRAM = RAM + battery, Or use EEPROM Random Access Memory 静态RAM(SRAM: Static RAM) • Memory behaves like latches or flip-flops 动态RAM(DRAM: Dynamic Memory) • Memory lasts only for a few milliseconds • Must “refresh” locations by reading or writing 4.6 随机存取存储器RAM Ref. 10.3 Ref. 10.3 NVRAM: Non-Volatile RAM 6 ROM Flash SRAM SRAM SRAM Static RAM SSRAM Synchronous SRAM 1. SRAM 7 SRAM 地址输入 数据I/O端: 双向或双端口 读写控制 8 存储矩阵 地址译码：行、列译码 读写控制逻辑 1. SRAM：Internal Structure Y列地址 X行地址 CS R/WE 译 码 译 码 存储 矩阵 列I/O控制 双向I/O OE 9 SRAM Array SRAM 10 静态RAM存储单元(SRAM Cell) 基本存储单元矩阵—锁存器 SRAM Cell SRAM Cell R Q S Q S Q R Q S R
SRAM X行选择 Timing for read operations in a SRAM CS R/ I/o a Similar to ROM read timing ■存储矩阵 先输入地址码,以便译码器选通Mem单元 X行地址译码,驱动该行各单元 AOE或CS无需译码,一般直接作用,允许滞后于地址 公共输入D、D和输出D。,受控于Y列地址和读写信号 数据接收电路决定控制信号持续时间 列选中,R=0,列出门 先让CS或OE失效,再吏换地址,防止误输出 列选中,R=1,活经列写入门送D、D线,三态门出三态 Timing for write operations in a SRAM SRAM:枫存储元 ADOR D H Addr. must be stable before and after write-enable a Data is latched on trailing edge of (WE CS) ■大量,电路力求简化 先输入地址码,以便译码器选通Mcm单元 ■F在以下条件下为0 建立稳定地址选通信号后,送/CS和八WE信号 CS setup time) “A=1且“不出现(X=1,D=1) A·X·D 束时,先让(CS和八E失效,再更换地址以防止误写须满足写 入数据建立和保持时间要 SRAM:蚁极存储草元 SRAM:cMoS春储平元 D ■对接双发射极管 ■cMos 行未选中,X=0,保持 CMOS反相器、传输门并联 行被选中,X=1,写读
2 11 存储矩阵 X行地址译码，驱动该行各单元 同列有公共输入Di 、/Di 和输出Do，受控于Y列地址和读写信号 • 列选中，R/W=0，列读出门接通 • 列选中，R/W=1，数据经列写入门送Di 、/Di 线，三态门输出三态 SRAM Y列选择 Di Di X行选择 Di Do I/O 线或各行Do CS R/W S Q R 线或 各列 12 Similar to ROM read timing 先输入地址码，以便译码器选通Mem单元 /OE 或/CS无需译码，一般直接作用，允许滞后于地址 数据接收电路决定控制信号持续时间 先让/CS或/OE失效，再更换地址，防止误输出 Timing for read operations in a SRAM Access time from Addr. Access time from CS Output-enable time Output-disable time Output-enable time 13 Addr. must be stable before and after write-enable Data is latched on trailing edge of (WE & CS). 先输入地址码，以便译码器选通Mem单元 建立稳定地址选通信号后，送/CS和/WE信号(CS setup time) 结束时，先让/CS和/WE失效，再更换地址以防止误写(须满足写 入数据建立和保持时间要求) Timing for write operations in a SRAM Addr. setup time Addr. hold time Data setup time Data hold time CS setup time 16 大量，电路力求简化 F在以下条件下为0 “A=1”且“不出现(X=1,D=1)” SRAM: 双极存储单元 A X D F R1 VCC F D X A F = A⋅ X ⋅ D 17 对接双发射极管 行未选中，X=0，保持 行被选中，X=1，写读 SRAM: 双极存储单元 X D D Q A Q DO DO X VCC Q X D X VCC Q D 18 SRAM: CMOS存储单元 +VDD T1 T2 A Q D TN X CMOS CMOS反相器、传输门并联
SRAM:cMOs存髓阜元 SRAM:cMOS存储草元 逻辑表达 A+X D 不D ■大量,电路力求简化——反相器、传输门并接 ■Q在以下条件下为1 “A=0且“不出现(=1D=0)” A-X.D=d+X D Synchronous SRAM(SSRAM) Special sRAM ■ Use latch- ype SRAM cells internally ■单端口SRAM n Put registers in front ■双端口SRAM SAM of address and control (and maybe data)for 双口 RAM DPRAM easier interfacing with SAM(Sequential Access Memory) synchronous systems FIFO(First-In First-Out)标识位 at high speeds FILO ■Eg. Pentium cache RAMS ICAM(Content Addressed Memory) 2动态RAM Ref. 10.4 DRAM-chip internal organization 256X256 ■S闭合 ■S断开 增加开关S,定时闭合—刷新
3 19 SRAM: CMOS存储单元 大量，电路力求简化——反相器、传输门并接 Q在以下条件下为1 “A=0”且“不出现(X=1,D=0)” +VDD T1 T2 A Q D TN X Q X D A Q = A⋅ X ⋅ D = A + X ⋅ D 20 SRAM: CMOS存储单元 Q逻辑表达 X D Q Q X D A Q A XD = + ⋅ 21 Use latch-type SRAM cells internally Put registers in front of address and control (and maybe data) for easier interfacing with synchronous systems at high speeds E.g. Pentium cache RAMs Synchronous SRAM(SSRAM) Synchronous SRAM(SSRAM) 22 Special SRAM 单端口SRAM 双端口SRAM 双口RAM DPRAM SAM(Sequential Access Memory) FIFO(First-In First-Out) FILO CAM(Content Addressed Memory) Ii SAM Oi 写入 读出 标识位 23 2.动态RAM Ref. 10.4 SD闭合 SD断开 增加开关SH，定时闭合——“刷新” D 1 C SH SD 24 64K x 1 DRAM DRAM-chip internal organization
RASICAS operation 四管DRAM存储单元 Row Address strobe, Column Address Strobe X字线 n address bits are provided in two steps using n/2 pins, referenced to the falling edges of RAs L and CAs L Traditional method of DRAM operation for Now being supplanted by synchronous ■读出 clocked interfaces in SDRAM(synchronous ②充电脉冲,T和T导通,C和C充电至VDD DRAM). X高电位,T4和T4导通,D和D与Q和Q存储电位一致 四管DRAM存储单元 草管DRAM存储阜元 X字线 X字线 D线T2 整行刷新工 ■写入 Data线 选中字线,T1导通,Daa线数据存入电容C 读出 X高电位,Q和与D和/D组成直通 预充电Data线至中间电平 写入,对C2和C2存储单元充放电 选中字线,T1导通,电荷在电容C、C1间重新分配 C微变化经差分放大后加以识别一破坏性读出,需回写 DRAM 其它DRAM SDRAM ■DRAM ■ DDR SDRAM ■ SDRAM SDRAM是“单数据传输 行1次操作;DDR在时争 Synchronous Dynamic Random Access Memory 操作,吞吐率加倍 ■ DDR SDRAM ■ DDR II SDRAM b Double Data Rate SDRAM 也采用在时钟的上升下 ■DDR‖! SDRAM 但DDR2内存却拥有两自 b Double date rate lI sDRAM (即4b数据读预取)。换 ■DDR| SDRAM 时钟能够以4倍外部总线 能够以内部控制总线4, ■ RDRAM( Rambus)
4 25 Row Address Strobe, Column Address Strobe n address bits are provided in two steps using n/2 pins, referenced to the falling edges of RAS_L and CAS_L Traditional method of DRAM operation for 20 years. Now being supplanted by synchronous, clocked interfaces in SDRAM (synchronous DRAM). RAS/CAS operation 28 读出 Ø充电脉冲，T和T’ 导通，C 和C’充电至VDD X高电位，T4和T’4 导通，D和/D 与 Q 和/Q存储电位一致 四管DRAM存储单元 +VDD T Ø T’ T’2 Q T2 Q C C2 ’ 2 T T4 ’4 C’ C X字线 D线 D线 29 整行刷新 写入 X高电位，Q 和/Q 与 D和/D组成直通 写入，对C2和C’2存储单元充放电 四管DRAM存储单元 +VDD T Ø T’ T’2 Q T2 Q C C2 ’ 2 T T4 ’4 C’ C X字线 D线 D线 30 写入 选中字线，T1导通，Data线数据存入电容C1 读出 预充电Data线至中间电平 选中字线，T1导通，电荷在电容C 、C1间重新分配 C0微变化经差分放大后加以识别—破坏性读出，需回写 单管DRAM存储单元 T1 X字线 Data线 C1 C >> C1 31 DRAM DRAM SDRAM Synchronous Dynamic Random Access Memory DDR SDRAM Double Data Rate SDRAM DDR II SDRAM Double Date Rate II SDRAM DDR III SDRAM RDRAM(Rambus) 32 其它DRAM DDR SDRAM SDRAM是“单数据传输模式”，它在时钟上升沿进 行1次操作；DDR在时钟上升沿和下降沿各作1次 操作，吞吐率加倍 DDR II SDRAM 也采用在时钟的上升/下降沿同时进行数据传输； 但DDR2内存却拥有两倍于DDR内存预读取能力 (即4bit数据读预取)。换句话说，DDR2内存每个 时钟能够以4倍外部总线的速度读/写数据，并且 能够以内部控制总线4倍的速度运行
其它DRAM ■DDR! SDRAM DDR为4b预取:DDRⅢ为8b预取设计,这样 DRAM内核的频率只有接口频率的18 10mm量级的工艺,工作电压从18V降至1.5V 5
5 33 其它DRAM DDR III SDRAM DDR II为4bit预取；DDR III为8bit预取设计，这样 DRAM内核的频率只有接口频率的1/8 10nm量级的工艺，工作电压从1.8V降至1.5V
