4.1 Bistable Element 第四章触发器与存储器 双稳态元件 锁存器与触发器 单稳态与无稳态电路 时序电路分析 ■反馈电路 A2,A1:环路输入僧号 计数器与移位寄存器 开关控制信号,控制环路闭合 随机存储器 G2,G1环路输出信号 反愦电路 反愦电路 G 逻辑电路 G=G 正反馈,实现信号的存储 ■G=/G 负反馈,电路状态改变,没有稳态 反环路分析 GG Bistable Element ■外输入变化,稳态 转移 内部变化:联变 外部变化:触发 双稳态、触发器 1100-@1 b Bistale Element b Trigger ■反馈方程 ■开始时,外输入A2A1=11 若电路处于稳态S1=01,A2A1=11+01÷11 环路聊毒 新状]G=4 若电路处于稳态S1=10,A2A1=11÷10÷11 受拉毒
1 1 第四章 触发器与存储器 z 单稳态与无稳态电路 z 锁存器与触发器 z 随机存储器 z 时序电路分析 z 计数器与移位寄存器 z 双稳态元件 2 4.1 Bistable Element 4.1 Bistable Element 反馈电路 A2，A1：环路输入信号 ¾开关控制信号，控制环路闭合 G2，G1：环路输出信号 A2 A1 G2 G1 3 G=G’ 正反馈，实现信号的存储 G=/G’ 负反馈，电路状态改变，没有稳态 反馈电路 逻辑电路 G’ G 4 反馈电路 A2 A1 G2 G1 A2 A1 G2 G1 5 A2 A1 反馈环路分析 反馈方程 11 11 11 11 11 11 10 10 00 01 11 10 00 01 11 10 G G2 1 ′ ′ A2 1 A 11 01 00 10 11 01 01 11 G AG 2 21 = ⋅ ′ G AG 1 12 = ⋅ ′ 原状态 新状态 受控稳态 环路稳态 G G2 1 G2 ′ G1 ′ G2 6 Bistable Element Bistable Element 开始时，外输入A2A1=11 若电路处于稳态S1=01 , A2A1=11 Æ 01 若电路处于稳态S1=10 , A2A1=11 Æ 10 11 11 11 11 11 11 10 10 00 01 11 10 00 01 11 10 G G2 1 ′ ′ A2 1 A 11 01 00 10 11 01 01 11 外输入变化，稳态 转移 内部变化：跃变 外部变化：触发 双稳态、触发器 Bistale Element Trigger Æ 11 Æ 11 G G2 1
蚁稳态元件 Analog Analysis 011110 ■双稳态电路 ■以cMos电路电压传输特性为例 G2G1经常用Q和Q代餐 除双稳态”01”和”10”外 ■CMoS闻值电平25V左右 还可能进入一个不可预 知的状态称为亚稳态 o. 10 Metastable),即算3个 平衡点停时间理论上 A2A1=11 无限期 初态即使非稳态,通过竟争,最进入稳态01或10 究竟转移到哪个德态,具有不确定性,不完全由外输 入决定 LOW undateD HIG 亚稳志 Metastable state 稳态 Stable state ■假设A2A1-=11,电路退化为 a Circuit converges to either one of the ■ Assume stable states 0.2V pure CMOS thresholds 2.5V 5.0V 2.5V 2.5V 蚁稳态元件分析A11 馭稳态元件 ■反馈方程 G,=A, Gi 原状态 新状态 A G ■A2A1=0011 进入稳态G2G=01或10 除双稳态外,还可能进入亚稳态,即算3个平衡点 停窗时间理论上无限期
2 7 双稳态元件 A2A1=11 初态即使非稳态, 通过竞争, 最终进入稳态01或10 究竟转移到哪个稳态, 具有不确定性，不完全由外输 入决定 11 11 11 11 11 11 10 10 00 01 11 10 00 01 11 10 G G2 1 ′ ′ A2 1 A 11 01 00 10 11 01 01 11 双稳态电路 G2G1经常用Q和/Q代替 除双稳态”01”和”10”外; 还可能进入一个不可预 知的状态, 称为亚稳态 (Metastable), 即第3个 平衡点, 停留时间理论上 无限期 8 以CMOS电路电压传输特性为例 CMOS阈值电平 2.5 V左右 Analog Analysis 9 假设A2A1=11, 电路退化为 Assume pure CMOS thresholds 5V power supply 2.5 V 2.5 V 2.5 V 2.5 V 亚稳态Metastable state G1 G2 10 Circuit converges to either one of the stable states 2.5 V 2.5 V 2.5 V 3.0 V 3.0 V 0.2 V 2.5 V49 V 0.2 V 5.0 V 5.0 V 0.0 V 稳态Stable state 11 双稳态元件分析A11 反馈方程 G AG 2 21 = ⋅ ′ G AG 1 12 = ⋅ ′ A2 A1 G2 ′ G1 ′ G2 原状态 新状态 12 双稳态元件 A2A1= 00 Æ 11 进入稳态G2G1= 01 或 10 除双稳态外，还可能进入亚稳态，即第3个平衡点。 停留时间理论上无限期 11 11 11 11 11 11 10 10 00 01 11 10 00 01 11 10 G G2 1 ′ ′ A2 1 A 11 01 00 10 11 01 01 11 MS
亚定性 Metastability11 Seesaw Behaviorl ■双稳态电路的内在特性(inherent 身 >1 metastable point stable =T(T(=2) a山() stable a 1/ Another look at metastability Bistable Element ■它是基本时序单元 ■任何时序电路都存在 亚稳态现象 01 开机:存在亚稳态 1510000M,工作:外部激励必须清 足最短时间要求才能 a Kick the ball form one side to the other Apply a strong force I Exist a minimum pulse width(specified) b Apply a weak force b Apply a wishy-washy force Bistable Element Bistable Element a The simplest sequential circuit a The simplest sequential circuit ■ Two states ■ Two states One state variable, Q=0 b One state variable, Q=1 HIGH I LOW LOW Q L
3 13 双稳态电路的内在特性(inherent) 2 stable points 1 metastable point 亚稳定性MetastabilityA11 V TV out in 1 1 = ( ) Vout1 V=inV1out 2 ( ( )) ( ) ( ) 2 1 in out TTV TTV = = =Vin2 V TV out in 2 2 = ( ) 15 Seesaw Behavior10 G2 G1 Q /Q L L H A2 A1 H H L 16 Another look at metastability Kick the ball form one side to the other Apply a strong force Apply a weak force Apply a wishy-washy force 17 Bistable Element Bistable Element Exist a minimum pulse width (specified) 11 11 11 11 11 11 10 10 00 01 11 10 00 01 11 10 G G2 1 ′ ′ A2 1 A 11 01 00 10 11 01 01 11 G G2 1 它是基本时序单元 任何时序电路都存在 亚稳态现象 开机：存在亚稳态 工作：外部激励必须满 足最短时间要求, 才能 生效, 否则… MS 18 The simplest sequential circuit Two states One state variable, Q=0 HIGH LOW LOW HIGH Bistable Element Bistable Element 19 The simplest sequential circuit Two states One state variable, Q=1 LOW HIGH HIGH LOW Bistable Element Bistable Element
RS帧存暴与非型双稳态电路 42锁存暴与触发 ■锁存器(atch) R1100 ■触发器(Flip-Flop) 10 A 0 ■双稳态电路,QQ=01或10 置位和复位输入常为高电平,两输出Q和/Q互补 ■两输入均为低电平,禁止态! RS帧存暴:与非型方食 Rs锁存暴:或非门守食 sRQ Q 001 11Q 0|0 10X|1 Q 010 001 Q01|x0 或非型双稳态电路 ■电路方程Q=RSQ+S ■约束方程R.S=0 合称激励方程 ■两输入端常低,两输出端一般相反 ■两输入端均高,禁止态(电路状态无定义) RS Latch RS Latch ■(a) Normal inputs 原状态 011110 ■(b)s& R asserts QN simultaneously (a) TA minimum pulse width(specified) Apply a minimum width pulse tpwf(min or longer Apply a very short pulse Apply a pulse just under the minimum width 不可预知5
4 20 S R RS锁存器 双稳态电路，/QQ = 01或10 置位和复位输入常为高电平,两输出Q和/Q互补 两输入均为低电平，禁止态! Q Q S R Q Q 1 1 Q’ Q’ 0 1 1 0 1 0 0 1 0 0 1 1 G2 G1 A2 A1 与非型双稳态电路 21 4.2 锁存器与触发器 锁存器(Latch) 触发器(Flip-Flop) 23 RS锁存器：与非型方案 电路方程 Q Q S R Q = R⋅ S ⋅Q′ + S 约束方程 R⋅ S = 0 合称激励方程 R S Q Q S R Q Q 1 1 Q’ Q’ 0 1 1 0 1 0 0 1 0 0 1 1 24 RS锁存器：或非门方案 或非型双稳态电路 两输入端常低，两输出端一般相反 两输入端均高，禁止态(电路状态无定义) S Q R Q S R Q Q L L Q Q H L H L L H L H H H L L S R Q Q L L Q Q H L H L L H L H H H ? ? S R Q Q 0 0 0 0 1 0 X 1 0 1 X 0 1 1 X 0 n n＋1 0 0 1 1 25 (a) Normal inputs (b) S & R asserts simultaneously RS Latch 状态 不可预知 S Q R Q 26 RS Latch A minimum pulse width (specified) Apply a minimum width pulse tpw(min) or longer Apply a very short pulse Apply a pulse just under the minimum width 11 11 11 11 11 11 10 10 00 01 11 10 00 01 11 10 原状态 外输入 11 01 00 10 11 01 01 11 新状态 MS
RS Latch: Symbols RS Latch用遼:开美抖呦消除暴 几 A ■开关抖动可以形成另一种毛刺 ■经典的开关抖动消除电路 Propagation tUes 亚稳态 Figure 7-8 Timing parameters for an S-R latch 具有使能端的RS锁存器 D Latch R 「)+1 ■S- R Latch with Enable,带使能端的RS锁存 ■数据经非门产生一对互补信号,D型锁存器 器(RS闩锁) ■受使能信号控制,CP为写入条件或指令 墨电干触发 建立-保持 D唢存暴 D Latch的定时特性时间窗 窗口内D输入改变 ■ D Latch ■ D Latch: Transparent Latch可能导致亚稳态! CP为低时数据保持不变,时钟下跳沿锁存数据 建立时间(Set- up time) CP为高时,输出随输入变化 保持时间( Hold time) 透明锁存器( ransparent Latch) 需满足1tn和h的要求 5
5 27 RS Latch: Symbols RS Latch: Symbols Propagation delay 可能进入 亚稳态 28 RS Latch用途：开关抖动消除器 开关抖动可以形成另一种毛刺 经典的开关抖动消除电路 +5V +5V +5V A B C A B C 29 具有使能端的RS锁存器 S-R Latch with Enable, 带使能端的RS锁存 器(RS闩锁) 受使能信号控制，CP为写入条件或指令 R Q S Q R S CP 30 D Latch 数据经非门产生一对互补信号，D型锁存器 (D Latch) 电平触发器 Q R Q S D CP Q Q C1 1D C Q D Q 31 D锁存器 D Latch CP为低时数据保持不变，时钟下跳沿锁存数据 CP为高时，输出随输入变化 透明锁存器(Transparent Latch) ，电平触发器 D Q Q CP CP D 32 D Latch的定时特性 D Latch： Transparent Latch 建立时间(Set-up time) 保持时间(Hold time) 需满足tsetup和thold的要求 D Q Q C 建立-保持 时间窗 窗口内D输入改变 可能导致亚稳态!
帧存暴的VHDL指述 SSI D-Latch ■ Entity D-latch is ■ D Latch b Logic symbols for SSI latches 74x373 end Watch >4 latches &8 latches I Architecture Level-trigger of D-latch is 74x375 if(clk=1)then end Levek-trigger Clk 竞鲁和冒险的除 主从D触发景—边沿D触发器11 主触发器 从触发器 主触发器 从触发器 1s 组合逻辑 1R C1 C1 CP2 CP1 ■时钟CP1作为同步取样,得到稳定的同步信号 ■时钟CP低电平后,输出已经稳定 ■另一时钟CP2作为输出时钟 ■将该时刻作为 Latch输出时刻,可得到稳定的同 ■时钟CP1脉宽越窄越好,但很难实现 主从触发暴一边沿D触发1 主从触发暴—边泅D触发暴 主锁存器从锁存器 主锁存器 从锁存器 Q 主锁存量从锁 ■要求:CP下跳之前,主 Latch已进入稳态:其它时刻,输入D QP可高电平H写入 的变化不会造成不利影响 建立时间 不变 ■时钟CP将下跳沿之前,约2个门延迟时间内的数据D,在CP下 下沿锁存 跳后写入从锁存器中 低电平L 不变 ■D从写入到呈现在Q端,约2个门延迟,CP→Q约3个门延迟
6 33 D锁存器的VHDL描述 Entity D-latch is port (D,clk : in bit; Q : out bit); end D-latch; Architecture Level-trigger of D-latch is begin process(clk,D) begin if(clk=‘1’) then Q<=D； end if； end process； end Level-trigger； Q Q Clk D 34 SSI D-Latch D Latch Logic symbols for SSI latches 4 latches & 8 latches 35 竞争和冒险的消除 时钟CP1作为同步取样，得到稳定的同步信号 另一时钟CP2作为输出时钟 时钟CP1脉宽越窄越好，但很难实现 主触发器 从触发器 A CP1 C1 1D Q C1 Q 1D CP2 B 组合逻辑 C1 1D C C1 1D 36 主从D触发器——边沿D触发器L11 时钟CP低电平后，输出已经稳定 将该时刻作为Latch输出时刻，可得到稳定的同 步信号 主触发器 从触发器 D CP C1 1D Q C1 Q 1S 1R 1 38 主从触发器 ——边沿D触发器11 D CP Q Q 主锁存器 从锁存器 CP 主锁存器 从锁存器 下跳沿 锁存 开始写入 低电平 不变 L 写入 D 高电平 H 写入 不变 Q Q Q Q 39 主从触发器——边沿D触发器 要求：CP下跳之前，主Latch已进入稳态；其它时刻，输入D 的变化不会造成不利影响 时钟CP将下跳沿之前, 约2个门延迟时间内的数据D，在CP下 跳后写入从锁存器中 D从写入到呈现在Q端，约2个门延迟，CPÆQ约3个门延迟 D CP Q Q 主锁存器 从锁存器 建立时间 Set-up D
cMOS传輪门构成立从触发景 触发暴的特点 CL pome=ye buuuencys1te 从额存器D 出 主锁存器 ■CP每变化一个时钟周期(下跳1次/上跳1 ■仍为主从模式 次),输出才能刷新—CP是计时单仁 ■上升沿触发的D触发器 ■CP的1个周期,称为1拍 Q■触发器按时钟节拍工作,CP每经历1拍 ■.还有其他类型的边沿触发器 偷出刷新1次—第n拍输出表示为Q(n)4 触发暴的特点 DFF DFF特征方程Q(n+1)=Dn) 原状态、输入→新状态 DFF激励方程Dn)=Q(n+1) 原状态、新状态→输入 ■实现同步系统→→→流水线 下跳沿有效 ■时钟是系统“脉搏” 上跳沿有效:高电平写入从锁存器,在一拍中 保持不变,第n拍状态Q(m),第n+1拍Qn+1) DFF DFF的定慰特恒 D触发器 功能表 D Q Qn Qn+ I DFF: Positive-edge-triggered D Flip-Flop IDFF: Positive-edge-triggered DFF 特征方程Qn+1)=Dn) 建立时间( Set-up i 激励方程D(m=Q(n+1) 保持时间( Hold tim 7
7 40 CMOS传输门构成主从触发器 D CLK Q 主锁存器 从锁存器 仍为主从模式 上升沿触发的D触发器 ……还有其他类型的边沿触发器 TG TG TG TG CLK CLK CLK TG TG D Q Q 41 CP每变化一个时钟周期(下跳1次/上跳1 次)，输出才能刷新——CP是计时单位 CP的1个周期，称为1拍 触发器按时钟节拍工作，CP每经历1拍， 输出刷新1次——第n拍输出表示为Q(n) CP 输入 输出 触发器的特点 D Q Q 42 触发器的特点 实现同步系统ÆÆÆ流水线 时钟是系统“脉搏” CP 43 DFF 下跳沿有效 上跳沿有效: 高电平写入从锁存器，在一拍中 保持不变，第n拍状态Q(n)，第n+1拍Q(n+1) DFF特征方程 原状态、输入 Æ 新状态 电路分析 Qn Dn ( 1) ( ) + = DFF激励方程 原状态、新状态 Æ 输入 电路设计 D Dn Qn ( ) ( 1) = + Q Q D Q Q 44 DFF DFF: Positive-edge-triggered D Flip-Flop 特征方程 激励方程 D Q Q D触发器 Qn Dn ( 1) ( ) + = Dn Qn ( ) ( 1) = + Dn Qn Qn+1 1 X 1 0 X 0 功能表 45 DFF的定时特性 DFF： Positive-edge-triggered DFF 建立时间(Set-up time) 保持时间(Hold time) D Q Q
状态转移图 Do Qn Qn+1 DFF的VHDL描述A12 X D触发器 D=1/Q=1 Entity D FFis Q好 end D Fr Q=0 I Architecture Positive-frigger of D FFis D=0/Q=0 process(clk, D ■DFF ■状态转换图 ficlk'event and clk=o) then 仅与输入有关(写入 圆圈表示状态(稳定态) 而与历史无关(保持 箭头表示转换过程 end Positive trigger 标注表示转换条件(输入) 在状态节有一定输出 library IEEE SSI DFF use IEEE std_logic_1164.all: entity Vdff74 is ■ D Flip-Flop ON: UE SID LOT: ): SDOdiC 带异步预置端PR和异步清零端CLR architecture Vdff74 b of vdff74 is 74X74 signal PR, CLR: STD- LOGIC process(CLR- L, CLR, PR_L, PR, CLK) =0· end Vdff74 b: Multibit Registers Latches Multibit Re Q ■ Registers 74x374 ■简单的D触发器(锁存器)扩展而成 ■部分带有异步复位/清零
8 46 状态转移图 0 1 D=1/Q=1 D=0/Q=0 D=1/ Q=1 D=0/ Q=0 DFF 仅与输入有关 (写入) 而与历史无关 (保持) D触发器 状态转换图 圆圈表示状态(稳定态) 箭头表示转换过程 标注表示转换条件(输入) 和相应输出 0/0 1/1 D=1 D=0 D=0 D=1 状态转换图 圆圈表示状态(稳定态) 箭头表示转换过程 标注表示转换条件(输入) 在状态下有一定输出 Dn Qn Qn+1 1 X 1 0 X 0 47 DFF的VHDL描述A12 Entity D_FF is port (D,clk : in bit； Q : out bit)； end D_FF； Architecture Positive-trigger of D_FF is begin process(clk,D) begin if(clk’event and clk=‘1’) then Q<=D； end if； end process； end Positive-trigger； if(clk’event and clk=‘0’) then D Q Q D Q Q 49 SSI DFF D Flip-Flop 带异步预置端PR和异步清零端CLR 50 带预置和清零端DFF(VHDL) 51 简单的D触发器(锁存器)扩展而成 部分带有异步复位 / 清零…. Multibit Registers & Latches D D D D0 D1 D2 CLK Reset R R R Q0 Q1 Q2 52 Multibit Registers Registers
Multibit Registers Latches Multibit Registers ■ Registers& Latches ■ Register 74X374: 8 Registers(DFF) 74X373是374的变种,用D锁存器代替边沿触发器 (74X273也是374的变种,无三态输出,增加了清零端 74X374 具有钟使能的DFF Scan Flip-Flop D EN CPI QQ ■ Flip-Flop with Enable TI D EN CPIQ Q X01 11↑10 QQ TI 1Q可 ■EN TI-Test In Scan Flip-Flops-for testing RS触发暴 TE=0÷ Normal operation RS触发器 TE=1 All of the flip-flops are hooked together in a daisy 00Q。保持 chain from external test input TI 010置0 Load up("scan in")a test pattern, do one normal 101置1 operation, shift out (scan out")result on TO 除写入功能外,还有保持功能 特征方程Q+1)=Rn)n)eoS(n) 约束条件
9 53 Multibit Multibit Registers & Latches Registers & Latches 74X374: 8 Registers(DFF) 74X373是374的变种，用D锁存器代替边沿触发器 54 Multibit Registers Register 74X273也是374的变种，无三态输出, 增加了清零端 55 具有时钟使能的DFF Flip-Flop with Enable Clock Enable Synchronous Q 0 1 0 1 1 1 0 X 0 D EN CP Q 1 Q Q CP D EN D Q Q Q MUX 56 Scan Flip-Flop EN TI—Test In D Q Q D CP EN TI Q 0 1 0 1 1 1 0 X 0 X 0 D EN CP X X0 Q 1 Q Q XX1 Q Q X X 0 1 TI X X 0 1 0 1 57 TE = 0 Æ Normal operation TE = 1 Æ Test operation All of the flip-flops are hooked together in a daisy chain from external test input TI Load up (“scan in”) a test pattern, do one normal operation, shift out (“scan out”) result on TO Scan Flip-Flops — for testing 58 RS触发器 RSFF：除写入功能外，还有保持功能 特征方程 约束条件 S R Q Q RS触发器 Q n( 1) + Rn Sn () () 0 ⋅ = Sn Rn Qn+1 0 0 Qn 保持 0 1 0 置0 1 0 1 1 Ø 禁止 1 置1 = + RnSnQn Sn RnQn Sn () () () ()() () ()
主从JK触发暴*脉冲触发式触发器!!! 边沁J做发景 last o last ON last o lat last o last oN 「 L last last ON last o last ON last ON lasta last oN last o JKFF SSI JKFF Kn Qn+ ■J- K Flip-Flop 00Q保持 74x109 4x109 010置0 Qn求反 ■复位置位数据保持数据求反 a Characteristic Equation 2m=J.2.+k 2. T触发暴 02 Q1 gc T触发悬 000 独发器 T触发器 功能表 001 010 0Qn保持 100 1/Q。求 101 110 ■DFF,无保持功能 ■TFF 111 ■加减计数需要“保持与求反"功能 000 特征方程Q(n+1)=T(m)Q(n) 激励方程T()=Q(n)Q(n+1) 10
10 61 主从JK触发器* 脉冲触发式触发器！！！ 62 边沿JK触发器 63 JKFF 复位/置位/数据保持/数据求反 Characteristic Equation D Q J Q K Jn Kn Qn+1 0 0 Qn 保持 0 1 0 置0 1 0 1 1 Qn 求反 1 置1 “0” “1” Qn+1 = J nQn + KnQn 64 SSI JKFF J-K Flip-Flop 65 T触发器 DFF，无保持功能 加减计数需要“保持与求反”功能 T T触发器 M U X T D Q D Q 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 …… Q2 Q1 Q0 Q Q 66 T触发器 TFF 特征方程 激励方程 Qn Tn Qn ( 1) ( ) ( ) + = ⊕ 功能表 Tn Qn+1 1 0 Qn 保持 /Qn 求反 Tn Qn Qn ( ) ( ) ( 1) = ⊕ + T Q Q T触发器