54异步时序电路分析与设计 异步慰序电路 aDigital Design: 7. 9; 7.10 ■依电路结构和输入信号形式不同,分为 ■异步时序电路特征 ●脉冲型 Pulsed Asynchronous Circuit(脉冲信号) ●状态变化不受“统一时钟信号控制” 记忆电路为“触发器 ■异步时序电路分类 Meay型、 Moore型 ●脉冲型:由各类触发器构成 ●电平型 Level Asynchronous Circuit(电平信号) 电平型:由反馈联接的组合逻辑电路构成 记忆电路为“反馈加延时” Meay型、 Moore型 示创1:康冲型 示例1:脉冲型 回⑨⑨③◎Q go o112iasls io"L ■异步计数器:脉冲型 ■异步计数器 逐级驱动、行波计数 ■实际的状态图 d●Q 电平型异步时 电平型异步时序电路 ■又称反馈时序F ■对输入信号的约束 ●Meay型,Mo ●不允许两个或两个以上输入同时变化(每时刻 Mealy machine on 仅允许1个输入发生变化) 仅当电路处于稳态时,允许输入信号发生变化
1 1 Digital Design: 7.9; 7.10 异步时序电路特征 z状态变化不受“统一时钟信号控制” 异步时序电路分类 z脉冲型：由各类触发器构成 z电平型：由反馈联接的组合逻辑电路构成 5.4 异步时序电路分析与设计 2 依电路结构和输入信号形式不同，分为 z脉冲型Pulsed Asynchronous Circuit(脉冲信号) ¾记忆电路为“触发器” ¾Mealy型、Moore型 z电平型Level Asynchronous Circuit(电平信号) ¾记忆电路为“反馈加延时” ¾Mealy型、Moore型 异步时序电路 3 示例1：脉冲型 S0 S8 S1 S2 S3 S4 S5 S6 S7 异步计数器：脉冲型 D Q Q D Q D Q Q Q CP Q0 Q1 Q2 Q3 D Q Q S15 S14 S13 S12 S11 S10 S9 4 Q0 Q1 Q2 Q3 示例1：脉冲型 0 9 8 1 7 2 3 4 5 6 8 4 0 4 6 0 2 0 异步计数器: 逐级驱动、行波计数 实际的状态图 0 1 2 3 4 5 6 7 8 9 10 11 10 5 电平型异步时序电路 又称反馈时序电路 zMealy型，Moore型 6 对输入信号的约束 z不允许两个或两个以上输入同时变化 (每时刻 仅允许1个输入发生变化) z仅当电路处于稳态时，允许输入信号发生变化 电平型异步时序电路
示侧2: RS Latch 示例3:边语DFF ■ Normal inputs ■边沿DFF Y2.D+Y1.CLK ■S& R asserts ●3条反馈回 Y1: Y1.CLK+Y3.. CLX+Y2. 0) simultaneously Q ●断点数越少 分析所用状 示例3:电平型 竞争(Race) CLK D 个输入信号的变化,引起多个内部状态变量改 Y1Y2Y3000111 变,称之为发生了竞争 010010 非临界竞争 (Noncritical race),最终状态与状态变量变 临界竞争( Critical race),最终状态取决于状态变量变 OI I 化顺序和速度 1+CLK"+Y2·D Y3=￥1.cLK+Y1:Y3+ onl (D (I) (D) oN=Y3+Y.Y2.cuK状态转移表v1:Y2Y 示侧3:电平型 电平型弄步序电路 非临界竞争 ■考虑到器件延时,各反馈回路延迟不同。两个或 Y2Y0001 以上状态同时改变时,注意反馈回路之间的竞争 010010 ●非临界竞争( Noncritical race),结果可预测 000010010 011000 110 nIoE ●临界竞争( Critical race),结果不可预测 CLK从0到1的变化状态 ●允许非临界竞争 可能会经过001我010, 避免临界竞争 CLK从到1的变化状态从最终结果到达000或1 011时经过001或010, 最终结果都是到达0000①命 Y1:Y2*Y3
2 7 Normal inputs S & R asserts simultaneously 示例2：RS Latch 状态 不可预知 S Q R Q 8 示例3: 边沿DFF 边沿DFF z 3条反馈回路 z 断点数越少, 分析所用状 态数就越少 9 示例3：电平型 状态转移表 10 竞争(Race) 一个输入信号的变化，引起多个内部状态变量改 变，称之为发生了竞争 z 非临界竞争 (Noncritical race)，最终状态与状态变量变 化顺序无关 z 临界竞争 (Critical race)，最终状态取决于状态变量变 化顺序和速度 11 示例3：电平型 非临界竞争 临界竞争 CLK从0到1的变化, 状态从 011暂时经过001或010, 最终结果都是到达000 CLK从0到1的变化, 状态 可能会经过001或010, 最终结果到达000或111 12 考虑到器件延时，各反馈回路延迟不同。两个或 以上状态同时改变时，注意反馈回路之间的竞争 z 非临界竞争 (Noncritical race)，结果可预测 z 临界竞争 (Critical race)，结果不可预测 对竞争的处理 z 允许非临界竞争 z 避免临界竞争 电平型异步时序电路
异步慰序电路分析 异步慰序电路设计 ■逻辑图→逻辑函数 ■状态转移图 ■状态转移表 ■状态简化 ■状态转移图 ■状态编码 ■电路功能 ■状态转移表→真值表(图) ■逻辑函数→逻辑图 异步慰序电路设计 电平型异步时序电路设计 ■设计方法类似同步时序电路 ■状态转移图 ●都能用状态转移图表述 ●分析电路运行过程,划分并定义状态 ●异步时序有自身特点 状态简化 ●异步和同步时序电路设计方法有区别 ■状态编码 ■只涉及电平型异步时序电路设 ●相邻码 ●广泛用作接口电路 ■状态转移表→真值表(图 ■逻辑函数→逻辑图 电平型异步时序电路 eg1边沿DFF 从 Latch 主 Laton-Z电路 Q PGA Q ■双稳态电路:电平型 ■CP=0,Q与Q保持原状态 ●使G1G=11,状态也与输入D无关 ■主从D型触发器 ■CP=0→1 ●上升沿有效 ●若D=1,则G1G0=01:此后状态与输入D无关 若D=0,则G1G0=10:此后状态与输入D无关 CP=1→0,电路再次回到保持态G1G0=11
3 13 逻辑图Æ逻辑函数 状态转移表 状态转移图 电路功能 异步时序电路分析 14 状态转移图 状态简化 状态编码 状态转移表Æ真值表(图) 逻辑函数Æ逻辑图 异步时序电路设计 15 设计方法类似同步时序电路 z都能用状态转移图表述 z异步时序有自身特点 z异步和同步时序电路设计方法有区别 只涉及电平型异步时序电路设计 z广泛用作接口电路 异步时序电路设计 16 状态转移图 z分析电路运行过程，划分并定义状态 状态简化 状态编码 z相邻码 状态转移表Æ真值表(图) 逻辑函数Æ逻辑图 电平型异步时序电路设计 17 电平型异步时序电路 双稳态电路：电平型 主从D型触发器 z上升沿有效 Q Q 从Latch D 主Latch CP 18 e.g.1 边沿DFF CP=0，Q与/Q保持原状态 z 使G1G0=11，状态也与输入D无关 CP=0Æ1 z 若D=1，则G1G0=01；此后状态与输入D无关 z 若D=0，则G1G0=10；此后状态与输入D无关 CP=1Æ0，电路再次回到保持态G1G0=11 D Q Q 主Latch 从Latch G0 G1 W-Z电路 CP R S
eg1边沿DFF eg1WZ电路设计 G,G W-Z电路 O DG To a@ GG Q ■CP=0,Q与保持原状态 C=G1·DCP+G1GC ■过去,主从FF是按使用要求直观设计出来的 使G1G0=11,状态也与输入D无关GCPG·D ■讨论WZ电路设计 a CP=0-1 G1=G1- 若D=1,则G1G=01:此后Q状态与输入D无关 ●输入D和CP 若D=0,则G1G10:此后Q状态与输入D无关 G1·G·DCP ●输出G1G0 ■CP=1÷0,电路再次回到保持态G1G0=11 eg1WZ电路设计 eg2异步时序设计 G0=G1·CPGD Q G:GG. D cp 单脉冲 发生器 安键 ■CP=0,G1G0=11,/0Q保持原状态 ■若D=1,则E=0,F=1,C0=1:CP=0÷1,G1G=0 ●置1维持线,置0阻塞线 ■单脉冲发生器 ■若D=0,则E=1,F=0,G1=1:CP=0÷1,G1G=10 ●按键一次,产生一个完整的CP正脉冲 ·置0维持线,置1阻塞线 eg2异步时序设计 eg2异步肘序设计 r几 DuuL A ■单脉冲发生器 ■消抖动开关 按键一次,产生一个完成的CP正脉冲(与按键时间无关) ●右图使用芯片少,可产生两种极性的输入,不需上拉电阻 ■实际中 难以避免输出瞬时短路,需改进 ●·需“消抖动”,双触点开关 ●“按键时间较CP长 ●按键后运行与X无关,仅当X复位后,电路才回到初态,重新待命24
4 19 W-Z电路 e.g.1 边沿DFF 过去，主从FF是按使用要求直观设计出来的 讨论W-Z电路设计 z 输入D和CP z 输出G1G0 D Q Q CP G0 G1 20 e.g.1 W-Z电路设计 CP=0，Q与/Q保持原状态 z 使G1G0=11，状态也与输入D无关 CP=0Æ1 z 若D=1，则G1G0=01；此后Q状态与输入D无关 z 若D=0，则G1G0=10；此后Q状态与输入D无关 CP=1Æ0，电路再次回到保持态G1G0=11 S2 S3 S1 S0 DCP CP CP DCP CP CP CP CP CP DCP00 01 11 10 00 01 11 10 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 0 1 0 0 1 0 1 0 1 1 0 G G D CP G G CP G DCP = ′ ⋅ ′ ⋅ ⋅ = ′ ⋅ + ′ ⋅ 1 0 1 1 0 G CP G D G G D CP G G CP = ′ ⋅ ⋅ ′ ⋅ = ′ ⋅ ⋅ + ′ ⋅ ′ ⋅ 1 0 0 1 1 0 G1G0 G1G0 11 01 10 00 G’1G’0 Q G0 Q G1 21 Q Q e.g.1 W-Z电路设计 CP=0， G1G0=11 ，/QQ保持原状态 若D=1，则E=0，F=1，G0=1；CP=0Æ1， G1G0=01 z 置1维持线，置0阻塞线 若D=0，则E=1，F=0，G1=1；CP=0Æ1， G1G0=10 z 置0维持线，置1阻塞线 tsu & th G1 = G1 ′⋅G0 ′ ⋅ D⋅CP G0 = G1 ′⋅CP⋅G0 ′ ⋅ D D CP E F A B G1 G0 R S 22 e.g.2 异步时序设计 单脉冲发生器 z 按键一次，产生一个完整的CP正脉冲 单脉冲 发生器 按键信号 23 e.g.2 异步时序设计 消抖动开关 z 右图使用芯片少，可产生两种极性的输入，不需上拉电阻 z 难以避免输出瞬时短路，需改进 VCC A B C 24 VCC VCC A B X A B X e.g.2 异步时序设计 单脉冲发生器 z 按键一次，产生一个完成的CP正脉冲(与按键时间无关) 实际中 z *需“消抖动”，双触点开关 z *按键时间较CP长 z 按键后运行与X无关，仅当X复位后，电路才回到初态，重新待命 VCC 设计 部分
eg2异步时序设计 eg2异步时序谩计 几 X=1后,(好CP=0,电路进入响应申谓状态,计为T G=GCP+G1·G+G1·X·CP 后,入发送状态T2,发送;镇移与X状态无美 ●发选完毕,X=1,电路进入停止态T3,等待X位 G1=GCP+G·G+G·X ■X=1后,(恰好 态:电路只能在以后cP1个上升沿时开发选 T2:11 对CP低电平速行记忆,响应态计为T; T后,电运行与X无美 ■给出逻辑图(略) cP=0段,转为等特态TX=0)为停止态T:(X=1),等待复位 状态编碣方油 状态编码方 ■设计环形状态图,相邻码完成设计 ■示例 ●避免竞争,环状图采用相邻码设计:“补缺 ●存在4×2=8种可能的相邻码賦值方案 ●多余态处理 ●eg.1 录坏的情形 状态编码方論 ■示例 ■复合编码 ●相邻图无法映射为2bits编码 ●仍采用相邻码进行编码 可以映射为3bits编码,其中每个状态用2个等 ●难以简单地使用相邻码,码型变复杂:环码+内码 效状态予以表示→无竞争转移 5
5 25 e.g.2 异步时序设计 T0表示待命状态 X=1后，(恰好)CP=0，电路进入响应申请状态，计为T1 z CP=1后，进入发送状态T2，发送；该转移与X状态无关； z 发送完毕，X=1，电路进入停止态T3，等待X复位； z 发送完毕，X=0，电路复位至T0； X=1后，(恰好)CP=1，T0态；电路只能在以后CP第1个上升沿时开始发送； 对CP低电平进行记忆，响应态计为T1；进入T1后，电路运行与X无关 z CP=1，进入发送态T2； z CP=0后，转为等待态T0(X=0)；转为停止态T3(X=1)，等待复位； T0 T1 T2 T3 CP X XCP CP XCP XCP X CP XCP X 输出 T0 T1 T2 T3 CP XCP X 26 e.g.2 异步时序设计 T0 : 00 T1 : 01 T2 : 11 T3 : 10 给出逻辑图(略) G1 = G0 ′ ⋅CP+G1 ′⋅G0 ′ +G1 ′⋅ X G0 = G0 ′ ⋅CP + G1 ′ ⋅G0 ′ + G1 ′ ⋅ X ⋅CP XCP G’1G’0 00 01 11 10 00 01 11 10 00 01 10 00 01 01 10 10 00 11 11 00 00 11 11 10 T0 T1 T2 T3 CP X XCP CP XCP XCP X CP XCP X 27 状态编码方法 设计环形状态图，相邻码完成设计 z避免竞争，环状图采用相邻码设计：“补缺” z多余态处理 ze.g.1 S5 S4 S3 S6 S7 S2 S4 S0 S1 S5 000 001 011 100 110 111 S0 S1 S2 010 101 011 110 000 001 100 28 状态编码方法 示例 z存在4×2=8种可能的相邻码赋值方案 A B D C A 10 B 11 D 01 C 00 10 11 00 01 29 最坏的情形 示例 z相邻图无法映射为2bits编码 z但可以映射为3bits编码，其中每个状态用2个等 效状态予以表示Æ无竞争转移 A B D C A 010 B 011 D 001 C 000 C 111 D 110 A 101 B 100 30 状态编码方法 复合编码 z仍采用相邻码进行编码 z难以简单地使用相邻码，码型变复杂：环码+内码 T1 T2 T3 T4 T7 T5 T6 T0 001 000 011 010 111 101 100 110
