Logic signals Logic Families ◆ Positive logic ◆cMos 1 denotes High and 0 denotes Low Complementary Metal-Oxide Semiconductor Negative logic TT Not often used assignment, 1 to Low and 0 to e Transistor-Transistor Logic ◆CMoS逻辑系列首先被发明,后来又出现T∏L逻 o Combinational circuit ( sequential circuit 辑系列,由于工作速率高而受到重用 O A logic circuit whose outputs depend only on its 20世纪90年代后,TTL系列基本被CMOS取代 current inputs ●局面改变动因在于cMOS半导体技术的发展潜力远远 优于双极技术的发展潜力 ●TTL逻辑电路目前在实验室还经常见到 场效应管 场效应管 ◆ MOSFET(MoS晶体管) ◆NMoS O Metal-Oxide Semiconductor Field-Effect ON-channel MoS transistor ◆场效应管的夹断区 ●输入阻抗高 ◆PMos source Note. normally. Vos 20 ●功耗特小 P-channel Mos transistor ●偏置电路简单 ●驱动能力弱 绝蟓柵型 MOSFET原覆 N- Channel MosFet輪出特性曲幾 丰丰丰 不同 NE+N ◆N沟道增强型 ●播极正偏时,增加漏极电压vos 用电场来控制电流→等效为压控电流源 vDV新,沟道在D一侧开始夹斷 ◆不同 MOSFET的静态工作点不同 ●此后增加V不能改变Iso; Ien ocV
1 Logic signals Positive logic z 1 denotes High and 0 denotes Low Negative logic z Not often used assignment, 1 to Low and 0 to High Combinational circuit ÅÆ sequential circuit z A logic circuit whose outputs depend only on its current inputs Logic Families CMOS z Complementary Metal-Oxide Semiconductor TTL z Transistor-Transistor Logic CMOS逻辑系列首先被发明，后来又出现TTL逻 辑系列，由于工作速率高而受到重用 20世纪90年代后，TTL系列基本被CMOS取代 z 局面改变动因在于CMOS半导体技术的发展潜力远远 优于双极技术的发展潜力 z TTL逻辑电路目前在实验室还经常见到 场效应管 MOSFET(MOS晶体管) zMetal-Oxide Semiconductor Field-Effect Transistor 场效应管的夹断区 z输入阻抗高 z功耗特小 z偏置电路简单 z驱动能力弱 场效应管 NMOS zN-channel MOS transistor PMOS zP-channel MOS transistor 绝缘栅型MOSFET原理 N沟道增强型 z栅极正偏时，增加漏极电压 VDS zVDG<V断，沟道在D一侧开始夹断 z此后增加VD不能改变ISD：ISD∝VGS P N N S G D N-Channel MOSFET输出特性曲线 用电场来控制电流Æ 等效为压控电流源 不同MOSFET的静态工作点不同 VDS IDS 不同 VGS
2.4 CMOS gate CMOS Inverter ◆ NMOS Inverter ◆CMOs非门 内部功耗很小 ●T2共源极放大 +VDp ●V1=0时,T 输出Vo高电平 ●T跟随备非能性电阻 通,T截止,输出Vo低电平 ●无需电平位移电路 开启电压通过工艺设计 缺点 ·要求T较强吸流( Sinking)能力 功耗较大两管同时导道 NMOS Inverter 截止,T导通 2.4.1 CMOS gate CMOS gate ◆与非门 ◆或非门 个截止,Tp1、Tp2至 个导通,输出高电平 导通,输出低 F。电平 ●只有A、B均为低电平 ●输入A、B全为高电平 时,Tp1和Tp2全都导通 时,TN和T全都导通 TN和TN2全都截止,输出 Tp1和T2都截止,输出才 是低电平 CMOS gate CMOS gate ◆与非门 ◆或非门 ◆与或非门 ◆或与非门
2 2.4 CMOS gate NMOS Inverter z T2共源极放大器 z T1跟随器——非线性电阻 z 无需电平位移电路 开启电压通过工艺设计 缺点 z 要求T2较强吸流(Sinking)能力 z 功耗较大(两管同时导通) VI +VDD T1 T2 NMOS Inverter VO D S D S CMOS非门 z VI ＝0时，TN截止，TP导通，输出VO 高电平 z VI ＝1时，TN导通，TP截止，输出VO 低电平 S RP +VDD VO TN截止，TP导通 +VDD S RN VO TN导通，TP截止 内部功耗很小 +VDD TP TN CMOS非门 D S S D VI VO MOS管的 D极 CMOS Inverter 与非门 zA、B有一为低电平 时，TN1、TN2至少有一 个截止，TP1、TP2至少 一个导通，输出高电平 z输入A、B全为高电平 时，TN1和TN2全都导通， TP1和TP2都截止，输出才 是低电平 B F A TN1 TN2 TP2 TP1 +VDD F = A⋅ B 2.4.1 CMOS gate 或非门 B F A TN2 TN1 TP1 TP2 +VDD z只要A、B中有一个为 高电平，TP1、TP2必有 一个截止，TN1、TN2至 少有一个导通，输出低 电平 z只有A、B均为低电平 时，TP1和TP2全都导通， TN1和TN2全都截止，输出 才是高电平 F = A+ B CMOS gate 与非门 或非门 B F A TN1 TN2 TP2 TP1 +VDD B F A TN2 TN1 TP1 TP2 +VDD CMOS gate CMOS gate 与或非门 或与非门
Electrical behavior of CMos gates 2.4.2 Steady-State Electrical Behavior ◆ DC Noise mal o Input Logic Levels: Vu, v ◆ Resistive and ◆ DC Noise Margins ◆ Resistive and Capacitive Loa0./%。公 Fanout ◆ Three-state CMOS非门 ◆ Electrostatic d CMOS稳态电气特性 CMOS稳态电气特性 ◆ Logie voltage levels(逻辑电平) ◆ DC Noise margins(嗓声容限) ●输入V:上限 OHman ●输出∨oL上限 0a+ ●输入Vn:下限 ●输出Vo下限 max Vo,0. 5V VHC系列 CMOS系列逻辑电平 CMOS Families CMOS稳态电气特性 CMOS稳态电气特性 e Output Logic Levels: VOL VoH ◆ DC Fanout:负载能力以电流形式给出 o Input Logic Levels: VIL, VIH ●Loum:输出低电平且vosV 最大吸收电流 LoHm:输出高电平且Vo2Vomx,最大吸收电流 ◆ DC Noise margins 吸流负载 o Resistive and Capacitive Loads ●输入阻抗极高 施流负载 Leakage current极小,静态功耗很小 ●寄生电容( Stray Capacitance ◆ DC Fanout直流扇出)
3 Electrical behavior of CMOS gates Logic voltage levels DC Noise Margins Resistive and Capacitive Loads Fanout Speed Power consumption Open-drain outputs Three-state outputs Electrostatic discharge 2.4.2 Steady-State Electrical Behavior Output Logic Levels: VOL, VOH Input Logic Levels: VIL, VIH DC Noise Margins Resistive and Capacitive Loads Fanout +VDD TP TN CMOS非门 D S S D VI VO CMOS稳态电气特性 5V VT2.5V VOH4.4V VOL0.5V VIH3.5V VIL1.5V CMOS Families 5V 0.7VCC 0.3VCC VIHmin VILmax 5V HC系列 CMOS系列逻辑电平 VOHmin VOLmax VCC=5±0.5V Logic Voltage Levels (逻辑电平) CMOS稳态电气特性 DC Noise Margins (噪声容限) z 输入VIL: 上限 z 输出VOL:上限 z 输入VIH: 下限 z 输出VOH:下限 CMOS稳态电气特性 Output Logic Levels: VOL, VOH Input Logic Levels: VIL, VIH DC Noise Margins Resistive and Capacitive Loads z 输入阻抗极高 z Leakage current极小，静态功耗很小 z 寄生电容(Stray Capacitance) DC Fanout(直流扇出) +VDD TP TN CMOS非门 D S S D VI VO CMOS稳态电气特性 DC Fanout: 负载能力以电流形式给出 z IOLmax: 输出低电平且VO≤VOLmax，最大吸收电流 z IOHmax: 输出高电平且VO≥VOHmax，最大吸收电流 VDD A B VDD TP TN D S S D F VDD TP TN D S S D 吸流负载 与 施流负载
CMOS Steady-State BehaviorA5 CMOS Steady-State Behavior ◆ DC Fanout ◆ DC Fanout ●定义为门电路在不超出负载规格的最恶劣情 ●定义 形下,所能驱动的输入端的数目 ●负载能力以电流形式给出 High-state fanout, Low-state fanout, Overall Loum输出低且 Voss,最大吸收电流 》与门电路输出、输入特性都有关 Lomx输出高且v≥Vom,最大吸收电流 ●负载能力以电流形式给出 ●CMOS器件一般有两套负载规格说明 一套对应CMOS负载 消耗很小的电流,如lxmc, LoHman 套对应ITL负载 消耗较大的电流,如Lomr, LoMax CMOS稳态电气 CMOS稳态电气特性C44 ◆ DC Fanout ◆ MOSFET的导通电阻 ●实际厂家不给导通电阻值,可间接算出 ●同样面积下,R导通电阻≈2Rn导通电 LOWinel oont setae fv ◆用TL电平驱动CMOS负载的能力!压降不同 导通电阻估算B m平29=168组 CMOS Dynamic Electrical Behavior CMOS Dynamic…,R ◆ AC Fanout ◆转换时间( Transition time)*lm ●与交流负( AC load)有关 ● Rising time(4)和 Falling time()C ●与导通电阻有关 导通电阻, Capacitive Load(CD ● RC time constant ●输入变化引起输出变化所经历的时间 ●lpH,lpH 空闲管脚处理 CMOS非门
4 CMOS Steady-State BehaviorA5 DC Fanout z定义为门电路在不超出负载规格的最恶劣情 形下，所能驱动的输入端的数目 `High-state fanout, Low-state fanout, Overall… `与门电路输出、输入特性都有关 z负载能力以电流形式给出 `IOHmax ÷ IIH `IOLmax ÷ IIL CMOS Steady-State BehaviorA5 DC Fanout z定义 z负载能力以电流形式给出 ` IOLmax: 输出低且VO≤VOLmax，最大吸收电流 ` IOHmax: 输出高且VO≥VOHmax，最大吸收电流 zCMOS器件: 一般有两套负载规格说明 ` 一套对应CMOS负载 消耗很小的电流，如IOLmaxC，IOHmaxC ` 一套对应TTL负载 消耗较大的电流，如IOLmaxT，IOHmaxT CMOS稳态电气特性 DC Fanout z IOLmaxC， IOHmaxC z IOLmaxT， IOHmaxT 用TTL电平驱动CMOS负载的能力！ 压降不同 CMOS稳态电气特性C4 MOSFET的导通电阻 z 实际厂家不给导通电阻值，可间接算出 z 同样面积下，RP导通电阻≈2·Rn导通电阻 min max 0.66 = 165 4 DD OH T p OH T V V R I − = = Ω max max 0.33 = 82.5 4 OL T n OH T V R I 导通电阻估算 = =Ω +VDD Rp VOH S +VDD VOL S Rn CMOS Dynamic Electrical Behavior AC Fanout z 与交流负载(AC load)有关 z 与导通电阻有关 CMOS Dynamic … 转换时间(Transition time)* z Rising time(tr) 和 Falling time (tf ) z 导通电阻，Capacitive Load (CL) z RC time constant 传播延迟(Propagation delay) z 输入变化引起输出变化所经历的时间 z tPHL，tPLH z tPD=(tPHL+tPLH)/2 VIH CL +VDD Ron tr tf F A B & 空闲管脚处理 +VDD TP TN CMOS非门 D S S D VI VO
CMOS Dynamic Electrical Behavior CMOS gate 0 Very Low Quiescent Power Dissipation 3③H C- Capacitive Load,一散驶小 CTCc e00150012500240035 CMOS非门 CMOS Dynamic Power Consumption CMOS Open-Drain A ◆超频的代价 ◆。 pen-drain Output ●与非门 应用 ●驱动发光二极管(10mA电流) 驱动总线 ●普通cMOS不能直接并接 ●直接并接实现 ired Logi CMOS Open-Drain Gate CMOS三门 ◆ Open-drain Outputs直接并联 ◆CMOS三态门 ri-state gate Hi-z ●实现 Wired aND敢 Wired OR ●EN=0,Hi-Z 与非门和或非门均导通 A 5
5 CMOS Dynamic Electrical Behavior Power dissipation z Very Low Quiescent Power Dissipation z Dynamic Power Dissipation ` CL ——Capacitive Load，一般较小 PL=CLVCC2f ` CPD——Power Dissipation Capacitance PPD=CPDVCC2f ` 总动态功耗PD=PL+PPD +VDD TP TN CMOS非门 D S S D VI VO CMOS gateL4 CMOS门 z 输出电平VOL，VOH z 输入电平VIL，VIH CMOS Dynamic Power Consumption 超频的代价 PD=(CPD+CL)VCC2f CMOS Open-Drain Gate Open-drain Output z 与非门 z Pull-up resistor 应用 z 驱动发光二极管(10mA电流) z 驱动总线 z 普通CMOS不能直接并接 z 直接并接实现 Wired Logic VDD B Z A TN1 TN2 CMOS Open-Drain Gate Open-drain Outputs直接并联 z 实现 Wired AND 或 Wired OR F1 F2 F3 CMOS三态门 CMOS三态门(Tri-state gate) zEN=0，Hi-Z zEN=1，与非门和或非门均导通 1 EN A EN F EN A F F VDD TP A TN EN 0 1 Hi-Z
CMOS传輪门 如何毁掉CMOS暴件? ◆CMOS传输门 e ESD(Electrostatic Discharge ●防静电包装:导电包装袋,导电泡沫 ●“给自己拴根链子” Transmission gate ●将器件交给别人时,先摸一下对方(尤其在冬季) ◆可控硅效应(SCR)或闩锁效应 ●CMOS器件存在cc与Gnd之间寄生"双极型晶体管 输入电压小于0或大于5V时,触发使得VCC与地短 G=0,PMOS、NMOs管均微止,输入输出之间压HZ 路,只有关电源才能关断它 High-impedance state) ●接通电源前,输入端有效高电平,触发闩锁 Latchup G=1,V在0,Vpl之间变化时,PMOs、NMOS管必有 个导通,低阻 ●先开电源,再接入信号或负载:关机顺序相反 CMOS空阔答聊的处理 Logic Families ◆TTL ◆cMos ●可以悬空 ●4000系列 ●一般使用上拉/下拉电阻,能否直接接地或电源? 0 74HC, 74HCT-High speed CMOS 可以接地 电源上拉可限制电流,输入瞬时超过55V可能损器件 e 74VHC, 74VHCT- Very high speed CMOS 0 74AHC, 74AHCT- Advanced high speed CMOS ◆cMos 74FcT,74FcTT- Fast CMOS强驱动能力 ●输入不能悬空 ◆TT(74系列,最成功的 Biploar逻辑系列) 否则出现间歇性故障,让人困惑B ●74,74s,74Ls,74As,74ALs,74F ●速率功耗积—羹比运放的增益带宽积 为什么采用CMOS工艺 双极暴件 为什么采用CMOS工艺 ◆双极器件:受速度一功耗乘积限制!!! 半导体技术决定性因素:取决于光刻技术 ●提高速度:增加电流(封装)、减少电容 ●光刻越精细,最小特征尺寸就越小,器件就能越小 电容减少(速度提高)和电流增大(功耗增加)相互矛 ●器件尺寸越小,工作速度自然越快 盾,这就是速度一功耗 ●减少相同尺寸,CMOS性能改善远超过双极器件 双极器件有态电流 ◆线宽大小代表了半导体工艺的水平,驱使人们追 求越来越小的线宽 ●双极TIL电路长时间改善甚微。1965年7400器件的延 迟时间为20ns:2005年74F00器件的延迟时间约3ns
6 CMOS传输门 CMOS传输门 SW G G G G=0，PMOS、NMOS管均截止，输入输出之间Hi-Z (High-impedance state) G=1，VI在[0,VDD]之间变化时， PMOS、NMOS管必有 一个导通，低阻 Transmission gate G TP TN VI VO 1 如何毁掉CMOS器件? ESD (Electrostatic Discharge) z 防静电包装：导电包装袋，导电泡沫 z “给自己拴根链子” z 将器件交给别人时，先摸一下对方(尤其在冬季)* 可控硅效应(SCR)或闩锁效应 z CMOS器件存在Vcc与Gnd之间“寄生”双极型晶体管 输入电压小于0或大于5V时，触发使得VCC与地短 路，只有关电源才能关断它* z 接通电源前，输入端有效高电平，触发闩锁Latchup z 先开电源，再接入信号或负载；关机顺序相反 CMOS空闲管脚的处理 TTL z 可以悬空 z 一般使用上拉/下拉电阻，能否直接接地或电源？ 可以接地 电源上拉可限制电流，输入瞬时超过5.5V可能损器件 CMOS z 输入不能悬空 否则出现间歇性故障，让人困惑 F A B ≥1 F A B ≥1 Logic Families CMOS z 4000系列 z 74HC, 74HCT － High speed CMOS z 74VHC，74VHCT－ Very high speed CMOS z 74AHC, 74AHCT－ Advanced high speed CMOS z 74FCT, 74FCT-T－ Fast CMOS, 强驱动能力 TTL(74系列，最成功的Biploar逻辑系列) z 74, 74S, 74LS, 74AS, 74ALS, 74F z 速率功耗积——类比运放的增益带宽积 为什么采用CMOS工艺 为什么采用CMOS工艺 半导体技术决定性因素：取决于光刻技术 z 光刻越精细，最小特征尺寸就越小，器件就能越小 z 器件尺寸越小，工作速度自然越快 z 减少相同尺寸，CMOS性能改善远超过双极器件 线宽大小代表了半导体工艺的水平，驱使人们追 求越来越小的线宽 双极器件 双极器件：受速度—功耗乘积限制！！！ z 提高速度：增加电流(封装)、减少电容 z 电容减少(速度提高)和电流增大(功耗增加)相互矛 盾，这就是速度—功耗乘积限制 ` 双极器件有静态电流。功率不受限时，速度可很快；芯片规 模增加时，封装散热限制将 “速度—功耗积” 变为 “速度— 密度积” ，芯片规模越大，速度越慢 z 双极TTL电路长时间改善甚微。1965年7400器件的延 迟时间为20ns；2005年74F00器件的延迟时间约3ns
CMOS暴件 CMOS件的等比倒缩放 ◆CMOS器件不受速度一功耗乘积限制!!! ◆CMOS等比例缩放( Full Scaling) ●1975年CMOS器件门延迟为50ns:10年后,1985年则 ●CMOS半导体器件的重要特点 减少到5ns,其改善速度大大高于双极半导体 ●线路尺寸和电压成比例地减小,电路特性不变 ●CMOS器件是压控器件,只有在开关状态时,CMOS ◆线宽大小代表了工艺水平 器件才消耗功率 ●提高密度:线宽减小,面积减少,管子数二次方增加 ●降低功耗:电压线性降低,功耗二次方减少 ●提高性能:导通电阻不变,载流子传输距离缩短,电 路速度线性增加(电容减少,阻容积减少) 一般化缩放 快速逻辑电路 Full scaling不现实。实际电压不如尺寸减小快 ◆改进措施 ●工艺0.5um0.1um,电压从5V→1.5V ●大规模通用最件 ●保持与现有器件的电平兼容 些本征器件电压是材料参数 减少能宽 ◆ General Scaling:工艺尺寸和电压独立缩放 ●低电压、低摆幅(如 Laptop) ●提高密度:管子数增加S2倍 ◆追求境界 ●提高性能:电路速度增加S倍 ●更大 功耗减少:电压下降,功耗减少U倍 更快 冷 CMOS与 LVCMOS电平 2.5 Bipolar logic ◆DTL与非门 ● nput stage:“绕与” VuO.7V 中间级:电平转移 ● Output stage:驱动级 5V CMOS Families 5V CMOS Families 1. 8V CMOS Families ●三个基本单元:输入,输出,中间级 7
7 CMOS器件 CMOS器件不受速度—功耗乘积限制！！！ z 1975年CMOS器件门延迟为50ns；10年后，1985年则 减少到5ns，其改善速度大大高于双极半导体 z CMOS器件是压控器件，只有在开关状态时，CMOS 器件才消耗功率 CMOS器件的等比例缩放 CMOS等比例缩放(Full Scaling) z CMOS半导体器件的重要特点 z 线路尺寸和电压成比例地减小，电路特性不变 线宽大小代表了工艺水平 z 提高密度：线宽减小，面积减少，管子数二次方增加 z 降低功耗：电压线性降低，功耗二次方减少 z 提高性能：导通电阻不变，载流子传输距离缩短，电 路速度线性增加(电容减少，阻容积减少) 一般化缩放 Full Scaling不现实。实际电压不如尺寸减小快 z 工艺0.5umÆ0.1um，电压从5VÆ1.5V z 保持与现有器件的电平兼容 z 一些本征器件电压是材料参数 General Scaling：工艺尺寸和电压独立缩放 z 提高密度：管子数增加S2倍 z 提高性能：电路速度增加S倍 z 功耗减少：电压下降，功耗减少U2倍 快速逻辑电路 改进措施 z 大规模通用器件 ASIC z 减少线宽 z 低电压、低摆幅(如Laptop) 追求境界 z 更大 z 更快 z 更冷 CMOS与LVCMOS电平 2.5V VT1.2V VOH2.0V VOL0.4V VIH1.7V VIL0.7V 2.5V CMOS Families 5V VT2.5V VOH4.4V VOL0.5V VIH3.5V VIL1.5V 5V CMOS Families 1.8V CMOS Families 1.8V VT0.9V VOH1.45V VOL0.45V VIH1.2V VIL0.65V 2.5 Bipolar Logic DTL与非门 zInput stage：“线与” z中间级：电平转移 zOutput stage：驱动级 z三个基本单元：输入，输出，中间级 b A F VCC Rc Rb B C
Bipolar Logic Transistor-Transistor logic ◆DTL输出 ◆ TTL Gate ●增强负载能力 ● Input stage .Phase spliter h, /IR ●高低电平时,输出阻 抗差异明显—适合 ● Output stage “线与”或“线或 T2 ●多番件并接??? 6r·R外OC门 用户决定阻值 Transistor-Transistor LogieC5 Transistor-Transistor Logic ◆ TTL Gate ◆ TTL NAND Gate ●推拉式输出 ●推拉式输出 >AB=0 B Transistor-Transistor logic TTL Logic Levels ◆TTL ●输出电平 ●交导通 ● Totem Pole b VoH ●不宜并撞 ●输入电平 5V TTL Families
8 Bipolar Logic DTL输出 z增强负载能力 z高低电平时，输出阻 抗差异明显——适合 “线与”或“线或” z多器件并接？？？ zRc外接—OC门 用户决定阻值 Rc A F VCC Rb B C A F VCC T2 Transistor-Transistor Logic TTL Gate zInput stage zPhase splitter zOutput stage A B F VCC T1 T2 D3 T4 T5 R1 R2 R3 R4 Transistor-Transistor LogicC5 TTL Gate z推拉式输出 ` A·B=0 T2、T5 截止 A B F VCC T1 T2 D3 T4 T5 R1 R2 R3 R4 C D Transistor-Transistor Logic TTL NAND Gate z推拉式输出 ` A=B=1 A B F VCC T1 T2 D3 T4 T5 R1 R2 R3 R4 T2、T5 饱和 Transistor-Transistor Logic TTL z交替导通 zTotem Pole z不宜并接 A B F VCC T1 T2 D3 T4 T5 R1 R2 R3 R4 TTL Logic LevelsL5 z输出电平 ` VOL ` VOH z输入电平 ` VIL ` VIH VT VOH VOL VIH VIL VCC 5V TTL Families
Voltage Levels: TTL and LvttL 杀74LS××教 v=2.0V V0.8v 5V TTL Families 3.3V LVTTL Families VecM Fanout 录例74LS×X泉教 ●输出电流 KT ●输入电流 Fanout and Fanin 门电路泉救 ●输出负载能力—扇出 ●电压传输特性 高电平负载能力:lom/m 电压增益1 低电平负载能加Lmu ●输入负载能力—扇入 “扇入系数” 负载电阻 R有上限要求 V TTL Families
9 Voltage Levels: TTL and LVTTL 5V VT VOH 2.4V VOL 0.4V VIH 2.0V VIL 0.8V 5V TTL Families 3.3V VT VOH VOL VIH VIL 3.3V LVTTL Families 示例74LS××参数 Fanout z输出电流 ` IOL ` IOH z输入电流 ` IIL ` IIH A B F VCC T1 T2 D3 T4 T5 R1 R2 R3 R4 示例74LS××参数 Fanout and Fanin z输出负载能力——扇出 ` 高电平负载能力: IOHmax/IIH ` 低电平负载能力: IOLmax/IIL z输入负载能力——扇入 ` “扇入系数” ` 负载电阻 Ri 有上限要求 A B F VCC T1 T2 D3 T4 T5 R1 R2 R3 R4 门电路参数 z电压传输特性 ` 电压增益|AV|>1 A B F VCC T1 T2 D3 T4 T5 R1 R2 R3 R4 VOH VOL VIH VIL VCC 5V TTL Families
Noise Margins Propagation Delays 门电路 ●噪声容限的定义 ◆延迟时间 ●饱和区、微止区遇出B 平转换 ◆改进—快速逻辑电路 ●饱和区、截止区内输出 ●传播延迟时间 电压无显著变花 5V TTL Fami lie 门电路 减大尺寸对权暴件的影响A6 ◆抗深饱和:SBD开关速度高 级 ◆减少尺寸对双极器件速度改瞢影响甚微 ◆74Vs74sVs74LS系列 ●门延迟由C决定,为提高速度应增加电流井减小电容 ●实际上,目前电流已经到了封装工艺所允许的最大值 74Ls00 (塑料DP封装大约是0.1-0.15A)增加电流 74s00 另一途径是通过减少尺寸来减少电容,但器件必需有 个最小尺寸来支撑其流过的电流。这个最小尺寸决 定了电容的最小值,这就是所谓速度一功耗积限制 基于该限制,若进一步减少器件尺寸—电容会减少 旦电流也必须减少。由于电容减少和电流增大相互矛 盾,导致了双极TTL电路在很长时间里改善甚微 快遠 Bipolar辽樨电路 26TL三态门 ◆改进措施 ◆TL 大规模通用器件、AS|C ●EN=1,开关ON,恒等门(0和1两状态) 低电压、低摆幅 ●EN=0,开关OFF,输出高阻 ●临界饱和、浅微止 ●大电流、大功耗 示例 ●ECL件( Emitter-Coupled Logic)或cML(curr Mode Logic) ECL 10K Family, ECL 100K Family ●PEcL 10
10 Noise Margins & Propagation Delays z噪声容限的定义 ` VOH-VON ` VOL-VOFF z传播延迟时间 ` tP ` tPLH，tPHL VOH VOL VON VOFF VCC 5V TTL Families 门电路 延迟时间 z 饱和区、截止区退出 z 电平转换 改进——快速逻辑电路 z 饱和区、截止区内输出 电压无显著变花 z 电平转换加快 A B F VCC T1 T2 D3 T4 T5 R1 R2 R3 R4 门电路 抗深饱和：SBD开关速度高3-4个量级 74 Vs 74S Vs 74LS系列 7400 T 74S00 74LS00 减少尺寸对双极器件的影响A6 减少尺寸对双极器件速度改善影响甚微 z 门延迟由C/I决定，为提高速度应增加电流并减小电容 z 实际上，目前电流已经到了封装工艺所允许的最大值 (塑料DIP封装大约是0.1-0.15A)——增加电流不可能 z 另一途径是通过减少尺寸来减少电容, 但器件必需有 一个最小尺寸来支撑其流过的电流。这个最小尺寸决 定了电容的最小值，这就是所谓速度—功耗积限制 z 基于该限制，若进一步减少器件尺寸——电容会减少 但电流也必须减少。由于电容减少和电流增大相互矛 盾，导致了双极TTL电路在很长时间里改善甚微 快速Bipolar逻辑电路 改进措施 z 大规模通用器件、ASIC z 低电压、低摆幅 z 临界饱和、浅截止 z 大电流、大功耗 示例 z ECL器件(Emitter-Coupled Logic)或CML(CurrentMode Logic) ` ECL 10K Family, ECL 100K Family z PECL 2.6 TTL三态门 TTL zEN=1，开关ON，恒等门(0和1两状态) zEN=0，开关OFF，输出高阻 EN A F VCC T1 T2 1 & & A EN EN F A EN EN F