北京大学信息科学技术学院考试试卷 考试科目:数字逻辑申路。姓名: 学号 考试时间:2008年06月_19日任课教师: 题号 四五六七八总分 分数 装订线内 阅卷人 考场纪律 1.请持学生证入场考试,并按指定座位就座:除必要的文具和教师指定的用 具用书外,其他所有物品包括手机、呼机、MP3、电子词典、书籍、笔记、 纸张等严禁带入座位,必须放在指定位置。凡有试题印制问题请向监考教 师提出,不得向其他考生询问 2.认真、诚实、独立并在规定时间内完成答卷,严禁任何形式的违纪作弊行 为;否则,本答卷成绩以0分记,并根据《北京大学本科考试工作与学术 规范条例》给予纪律处分。 不要答题 3.提前交卷的考生不要在考场逗留,不要在门口、窗外大声喧哗。考试结束 时间到,请停止答卷,在座位等候监考教师收卷并清点完毕,方可离开考 场;考题和试卷不得带出考场。 以下为试题和答题纸,共12页
1 北京大学信息科学技术学院考试试卷 考试科目： 数字逻辑电路 姓名： 学号： 考试时间： 2008 年 06 月 19 日 任课教师: 考 场 纪 律 1． 请持学生证入场考试，并按指定座位就座；除必要的文具和教师指定的用 具用书外，其他所有物品包括手机、呼机、MP3、电子词典、书籍、笔记、 纸张等严禁带入座位，必须放在指定位置。凡有试题印制问题请向监考教 师提出，不得向其他考生询问。 2． 认真、诚实、独立并在规定时间内完成答卷，严禁任何形式的违纪作弊行 为；否则，本答卷成绩以 0 分记，并根据《北京大学本科考试工作与学术 规范条例》给予纪律处分。 3． 提前交卷的考生不要在考场逗留，不要在门口、窗外大声喧哗。考试结束 时间到，请停止答卷，在座位等候监考教师收卷并清点完毕，方可离开考 场；考题和试卷不得带出考场。 以下为试题和答题纸，共 12 页。 题号 一 二 三 四 五 六 七 八 总分 分数 阅卷人 装 订 线 内 不 要 答 题
填空题(15分) 1.4比特二进制减计数器的初始状态从高位到低位依次为 OpOBO= 0101,经过7个有效时钟周期后,其状态为 ODOCOBO 2.同步时序逻辑电路最简状态转移图中含m个状态,假定该电路所用 触发器个数为n,则m和n应满足如下关系 用二进 制异步计数器从0计到87,至少需要 级D触发器 3.三个级联非门首尾相接构成的电路,会产生 现象; 4.由与非门构成的RS触发器,其特征方程为 5.常见的AD转换器有并行比较型、逐位比较型和双积分型ADC等, 其中转换速度最快的是 6.FPGA是 的英文缩写 7.若一个存储器的容量是512K×8,则其地址位宽为 8.判断题(正确填T,错误填F) 1)VHDL中不区分大小写,注释以“-”开头 2)VHDL中实体名、结构体名都必须与该ⅤHDL文件名相同 3)5Ⅴ标准的TTL和CMOS中小规模组件可以直接相联 9.现有8位二进制补码表示的有符号数A=1010101和B=1010,则 A+B= 加法运算结果溢出, 进位 A-B= ,减法运算结果溢出,借位 二.(15分)分析如图所示电路。根据R、A和B的输入波形画出Q1 和Q2波形(假定所有触发器初态为0),说明电路功能
2 一．填空题（15 分） 1．4 比特二进制减计数器的初始状态从高位到低位依次为 QDQCQBQA＝ 0101，经过 7 个有效时钟周期后，其状态为 QDQCQBQA＝___________ 2．同步时序逻辑电路最简状态转移图中含 m 个状态，假定该电路所用 触发器个数为 n，则 m 和 n 应满足如下关系_____________；用二进 制异步计数器从 0 计到 87，至少需要_____________级 D 触发器 3．三个级联非门首尾相接构成的电路，会产生____________现象； 4．由与非门构成的 RS 触发器，其特征方程为____________ 5．常见的 AD 转换器有并行比较型、逐位比较型和双积分型 ADC 等， 其中转换速度最快的是____________ 6．FPGA 是________________________________________的英文缩写 7．若一个存储器的容量是 512K×8，则其地址位宽为___________ 8．判断题（正确填 T，错误填 F） 1）VHDL 中不区分大小写，注释以“-”开头 _____ 2）VHDL 中实体名、结构体名都必须与该 VHDL 文件名相同 _____ 3）5V 标准的 TTL 和 CMOS 中小规模组件可以直接相联 _____ 9．现有 8 位二进制补码表示的有符号数 A=1010101 和 B=1010，则： A+B=___________，加法运算结果_____溢出，_____进位； A−B=___________，减法运算结果_____溢出，_____借位。 二．（15 分）分析如图所示电路。根据 RD 、A 和 B 的输入波形画出 Q1 和 Q2 波形（假定所有触发器初态为 0），说明电路功能
装订线内 答 三.(20分)同步时序逻辑电路设计:按照附表,用D触发器和门电路 不要答题 设计一个计数器。说明计数过程,画出逻辑图。 012345 Q0110100 0 0 0 6 0 答:
3 RD B A Q1 RD 1D C1 Q Q Q2 RD 1D C1 Q Q B A Q1 Q2 RD RD B A Q1 RD 1D C1 Q Q Q1 RD 1D C1 Q Q Q2 RD 1D C1 Q Q Q2 RD 1D C1 Q Q B A Q1 Q2 RD 答： 三．（20 分）同步时序逻辑电路设计：按照附表，用 D 触发器和门电路 设计一个计数器。说明计数过程，画出逻辑图。 N Q2 Q1 Q0 0 0 0 0 1 1 0 0 2 1 1 0 3 0 1 1 4 1 0 1 5 0 1 0 6 0 0 1 答： 装 订 线 内 不 要 答 题 装 订 线 内 不 要 答 题
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四.(15分)分析如图所示的可编程逻辑电路 1)作出状态转移图,说明电路功能 与矩阵 X 装订线内 O 矩阵 D O Q CLK 2)若用GALl6V8-10器件实现该电路,计算该电路能达到的最高工 不要答题 作频率。 Table Timing specifications, in nanoseconds, of popular bipolar and CMOS PLDs Part numbers GALI6V8 GAL20V8 GALI6V8 GAL20V8 15 10 10000 GALI6V8 GAL20v8 PALCE22V10 PALCE22V10 GAL22V10 GAL22V10 00000 GAL22V10 25 15 13 15 注释
5 四．（15 分）分析如图所示的可编程逻辑电路 1）作出状态转移图，说明电路功能 2）若用 GAL16V8-10 器件实现该电路，计算该电路能达到的最高工 作频率。 注释： 装 订 线 内 不 要 答 题 CLK X Z Q0 Q1 Q D Q Q D Q 或矩阵 与矩阵
PD:该参数适用于组合逻辑电路输出。它是指信号从一个输入引脚、 或双向引脚、或“反馈”引脚输入传送到组合型输出的传播延迟。“反 馈”输入是“与或”阵列的一个内部输入,该阵列由一个内部宏单元 的寄存器型输出驱动 CO:该参数适用于寄存器型输出。它是指从CLK的上升沿开始,到 产生一个输出为止的传播延迟。 CF:该参数也适用于寄存器型输出。它是指从CLK的上升沿开始, 到一个宏单元的寄存器型输出被送回到反馈输入端为止的传播延迟 如果CF被指定,它通常小于CO。但是,有些厂商并不指定CF, 这时你必须假设CF=CO SU:该参数适用于传输到触发器D输入端的信号,包括输入引脚、 双向引脚或反馈引脚输入。它是指在CLK的上升沿到来之前,输入 信号要达到稳定所必需的建立时间。 IH:该参数也适用于传输到触发器D输入端的信号。它是指在CLK 的上升沿到来之后,输入信号要达到稳定所必需的保持时间 答
6 t PD：该参数适用于组合逻辑电路输出。它是指信号从一个输入引脚、 或双向引脚、或“反馈”引脚输入传送到组合型输出的传播延迟。“反 馈”输入是“与或”阵列的一个内部输入，该阵列由一个内部宏单元 的寄存器型输出驱动。 t CO：该参数适用于寄存器型输出。它是指从 CLK 的上升沿开始，到 产生一个输出为止的传播延迟。 t CF：该参数也适用于寄存器型输出。它是指从 CLK 的上升沿开始， 到一个宏单元的寄存器型输出被送回到反馈输入端为止的传播延迟。 如果 t CF 被指定，它通常小于 t CO。但是，有些厂商并不指定 t CF， 这时你必须假设 t CF = t CO。 t SU：该参数适用于传输到触发器 D 输入端的信号，包括输入引脚、 双向引脚或反馈引脚输入。它是指在 CLK 的上升沿到来之前，输入 信号要达到稳定所必需的建立时间。 t H：该参数也适用于传输到触发器 D 输入端的信号。它是指在 CLK 的上升沿到来之后，输入信号要达到稳定所必需的保持时间。 答：
装订线内 五.(20分)用两片带同步清除和同步置数端的8421BCD码计数器芯片 74LS162接成六十进制计数电路(芯片功能表如下),其中CO为进位 输出信号,D和Q分别为置数输入和数据输出。采用同步级联和异步 级联两种方案进行设计(允许使用少量门电路),并说明各方案的优 缺点。 不要答题 Sy S2 Q3 02 01 g0 SIS2 Q3 02 01 @o LD9 LD A B CLR Clr D, D2,D CLR d clr D3 D, D, Do 输入信号 74LS162芯片功能 CLR LD Sr CP SXX10X 清零 置数 l111 状态保持(CO=L) 0ⅹ状态保持(允许CO输出)
7 五．（20 分）用两片带同步清除和同步置数端的 8421BCD 码计数器芯片 74LS162 接成六十进制计数电路（芯片功能表如下），其中 CO 为进位 输出信号，Di和 Qi分别为置数输入和数据输出。采用同步级联和异步 级联两种方案进行设计（允许使用少量门电路），并说明各方案的优 缺点。 输入信号 CLR LD S2 S1 CP 74LS162 芯片功能 0 X X X ↑ 清零 1 0 X X ↑ 置数 1 1 1 1 ↑ 计数 1 1 0 X X 状态保持（CO=L） 1 1 X 0 X 状态保持（允许 CO 输出） 装 订 线 内 不 要 答 题 LD CLR S1 S2 Q3 Q2 Q1 Q0 LD CLR D3 D2 D1 D0 LD B CO CLR S1 S2 Q3 Q2 Q1 Q0 LD CLR D3 D2 D1 D0 A CO
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六.(15分)阅读下列ⅤHDL程序 LIBRARY IEEE USE IEEESTD LOGIC 1164ALL ENTITY State MachI is PORTO 装订线内 CP D NO IN STD LOGIC OP OUT STD LOGIC) END State MachI ARChiTECtURE a of State MachI IS TYPE STATE IS(SO, S1, S2, S3); SIGnAL PState STate: STATE BEGIN Process(CPNC) BEGIN IF NC=O THEN PState STATE SO IFD="l′THEN STate STATE SI IFD="l′THEN
9 六．（15 分）阅读下列 VHDL 程序 -------------------------------------------------------------------------------------------- LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; --------------------------------------------------------------------------------------------- ENTITY State_Mach1 is PORT( CP, D, NC : IN STD_LOGIC; OP : OUT STD_LOGIC); END State_Mach1; --------------------------------------------------------------------------------------------- ARCHITECTURE a OF State_Mach1 IS TYPE STATE IS (S0,S1,S2,S3); SIGNAL PState, NState : STATE; BEGIN Process (CP,NC) BEGIN IF NC = '0' THEN PState --STATE S0 IF D = '1' THEN NState --STATE S1 IF D = '1' THEN 装 订 线 内 不 要 答 题
STate STATE S2 IF D=O THEN STate STATE S3 IFD=O THEN STate <= SI ELSE STate <=SO OP<=0: END IF. WHEN OTHERS→ OP<=0 END CASE END PROCES END a
10 NState --STATE S2 IF D = '0' THEN NState --STATE S3 IF D = '0' THEN NState NState <= S0; OP <= '0'; END CASE; END PROCESS; END a;