第三章组合逻辑电路设计与实践 第三章组合逻辑电路设计与实践 ◆内容见 Digital Design 逻辑函数的标准表示方法 ●组合逻辑电路分析与设计 且合逻辑电路的竟争与冒险 组合逻辑电路的vHDL描述 常用组合逻辑电路 只读存储器 31辽輯函救的准表杀方油 录小项( Minterm) ◆相同的真值表,不同的表达形式 ◆最小项与 Karnaugh Map、真值表 F=ABC+A BC F=(A+B+C)·(A+B+C) n个自变量的积项( product term,每变量出现 与或式积之和( Sum Of Products Expression) 标准与或式每项为最小项)例:AB.C ●任一最小项m,只有一种自变量取值组合使其为1, 最小项之和 Canonical sum)形式 m·m,=0 ●或与式和之积 Product Of Sum Expression) 标准或与式(每项为最大项)例:(A+B+C) 最大项之积( Canonical product)形式 录小項普码暴 录大项( Maxterm) ◆逻辑图 ◆n个自变量的求和项( sum term),每变量出现 次 C+b+A 任一是大项,只有一种自变量取值组乡为0 [[&|【& M,=0 日
1 2 第三章 组合逻辑电路设计与实践 内容见Digital Design zCh4 zCh5 3 第三章 组合逻辑电路设计与实践 z 组合逻辑电路分析与设计 z 逻辑函数的标准表示方法 z 只读存储器 z 常用组合逻辑电路 z 组合逻辑电路的竞争与冒险 z 组合逻辑电路的VHDL描述 4 3.1 逻辑函数的标准表示方法 相同的真值表，不同的表达形式 z与或式/积之和(Sum Of Products Expression) 标准与或式(每项为最小项) 最小项之和(Canonical sum)形式 z或与式/和之积(Product Of Sum Expression) 标准或与式(每项为最大项) 最大项之积(Canonical product)形式 F ABC ABC =⋅⋅+⋅⋅ F ABC ABC = ++ ⋅ ++ ( )( ) 例: A⋅ B C⋅ 例: ( ) A + B C+ 5 最小项(Minterm) (Minterm) 最小项与Karnaugh Map、真值表 n个自变量的积项(product term)，每变量出现 一次，mi z 任一最小项mi ，只有一种自变量取值组合使其为1， 取值即序号i z z mi ⋅ mj = 0 n 2 1 0 1 mi − ∑ = C B A m0 m1 m2 m3 m4 m5 m6 m7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 CBA ⋅ ⋅ 6 最小项译码器 逻辑图 A B m0 1 1 A A & B B & & & m1 m2 m3 A B m0 1 1 A A B B m1 m2 m3 7 最大项(Maxterm) (Maxterm) n个自变量的求和项(sum term)，每变量出现一 次，Mi z 任一最大项Mi ，只有一种自变量取值组合使其为0， 取值即序号i z z z z Mi + M j = 1 0 2 1 0 n ∏ = − Mi C B A M0 M1 M2 M3 M4 M5 M6 M7 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 Mi + mi = 1 ∑mi = ∏ Mi CBA + +
录大项译码 示侧C6 ◆逻辑图 ◆全加器 F=,+m, +2 +, 000 ++ 01001 F=∑m( 101 CO=∑m(3673 CO=∑m0.L,24) 录例1 录例1 ◆前四种标准形式 ◆后四种标准形式 CO=M+M5+M+M7CO=∑M()或非一或 C=M6+M,+M2+M.c=∑M().或非一或 CO=M·M5M6·M CO=∏M().或一与非 ∏M CO=∏m()与非一与非 CO=∏m(),与非一与非 录例2 3.2组合逻辑电路分析与设计 ◆标准形式转换 Analysis◆电路描述与设计 ●文字描述 F=∑m0,3,46,7)F=x了z+x,y.z+x2 +X.Y,Z+XF·Z °新铁墨关,确定入输出量,定文 ●罗列真值表(或时序图) ◆逻辑演算 逻辑函数形式(SOP或PoS F-∏M(25,F(x++2,(x+F+2(x+x+2 ●逻辑化简 ◆逻辑电路和逻辑图 Synthes
2 8 最大项译码器 逻辑图 M0 M1 M2 M3 A B 1 1 A A B B 1 1 1 1 A B M0 1 1 A A B B M1 M2 M3 9 示例C6 全加器 CI b a CO F 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 F = m1 + m2 + m4 + m7 CO = m3 + m5 + m6 + m7 3 F m = ∑ (1,2,4,7) 3 CO m = ∑ (3,5,6,7) CO b a FA F CI F = ∑m（）i n 3 CO m = ∑ (0,1,2 4) ， 10 示例1 前四种标准形式 CO = m3 + m5 + m6 + m7 CO = ∑mi n ( ) CO = M3 + M5 + M6 + M7 CO = ∑ Mi n ( ) 与－或 或非－或 CO = ∏ Mi n ( ) 或－与非 CO = ∏mi( )n 与非－与非 CO = m0 + m1 + m2 + m4 CO M M M M =⋅⋅⋅ 3567 CO m m m m =⋅⋅⋅ 3567 标准和式 11 示例1 后四种标准形式 CO = m0 + m1 + m2 + m4 CO = ∑mi n ( ) CO = M0 + M1 + M2 + M4 CO = ∑ Mi n ( ) 与－或非 或非－或非 CO = ∏ Mi n ( ) CO = ∏mi n ( ) 或－与非 标准积式 与非－与非 12 示例2 标准形式转换 3 F m = ∑ (0,3,4,6,7) F XYZ XYZ XYZ XYZ XYZ = ⋅⋅ + ⋅⋅+ ⋅⋅ +⋅⋅ + ⋅⋅ 3 F M = ∏ (1,2,5) F = ++ ⋅ ++ ⋅ ++ （ ） XYZ XYZ XYZ （ ）（ ） 13 3.2 组合逻辑电路分析与设计 电路描述与设计 z 文字描述 z 分析因果关系，确定输入输出量，定义 逻辑状态 z 罗列真值表(或时序图) 逻辑演算 z 逻辑函数形式(SOP或POS) z 逻辑化简 逻辑电路和逻辑图 Synthesis Analysis
示倒1 示倒1 e Most primitive functional description is the truth table e Number of input combinations grows exponentially with the number of inputs Y y expression F=(x+,z+,2,D )·Z+xy.z y+).(X+F+Y)、(X+F+Z)(Z+),( (X+Y+Z),(Z+X),(Z+Y),1 组合逻辑电路设计 组合逻辑电路的结构 电路描述与设计 ◆一般采用两级电路(Two- evel Circuits) ●文字描述 输入信号通过两级门到达输出信号 ●分析因果关系,确定输入输出量,定义 采用多于两级是基于扇入( Fan-in)限制或电路速度方面的考虑 ●罗列真值表(或时序图) AND-OR门网络,表达式用SOP形式 逻辑演算 O OR-AND门网络,表达式用POS形式 ●逻辑函数形式(SOP或Pos ●逻辑化简 ◆逻辑电路和逻辑图 nthesis 逻辑化简( Minimization) 逻辑化简原则 ◆As|C设计和PLD设计中,化简都很重要 ◆逻辑函数化简原则:与或式、与或非式(或与式) ●门多,芯片面积大 ●与积)项最少 ●门输入端数多,芯片面积大 积项中变量数目最少 ●最小化从而降低成本 ●化简时不考虑输入反相成本,一般输入变量及其 反码都是现成的一尤其对于PLD设计 ◆逻辑函数标准形式选择 ●“1”的个数较少时 “0”的个氨较少时
3 15 示例1 z Most primitive functional description is the truth table X Y Z F 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1 16 示例1 z Number of input combinations grows exponentially with the number of inputs z Instead, we build up a parenthesized logic expression F = ( ) X Y Z XYZ + ⋅+ ⋅⋅ F X Y Z XYZ ( ) X Y X XYY XY Z Z X ZY ZZ = + ⋅+ ⋅⋅ =（ ） ++ ⋅ ++ ⋅ ++ ⋅ + ⋅ + ⋅ + （ ）（ ）（ ）（ ）（ ） = 11 1 ⋅ ⋅ ++ ⋅ + ⋅ + ⋅ （ ） XY Z Z X ZY （ ）（ ） =（ ） X ++ ⋅ + ⋅ + YZ XZ YZ （ ）（ ） 17 组合逻辑电路设计 电路描述与设计 z 文字描述 z 分析因果关系，确定输入输出量，定义 逻辑状态 z 罗列真值表(或时序图) 逻辑演算 z 逻辑函数形式(SOP或POS) z 逻辑化简 逻辑电路和逻辑图 Synthesis 18 组合逻辑电路的结构 一般采用两级电路(Two-level Circuits) z 输入信号通过两级门到达输出信号 z 采用多于两级是基于扇入(Fan-in)限制或电路速度方面的考虑 逻辑化简 z AND-OR门网络，表达式用SOP形式 z OR-AND门网络，表达式用POS形式 19 逻辑化简(Minimization) (Minimization) ASIC设计和PLD设计中，化简都很重要 z 门数多，芯片面积大 z 门输入端数多，芯片面积大 z 最小化从而降低成本 20 逻辑化简原则 逻辑函数化简原则：与或式、与或非式(或与式) z 与(积)项最少 z 积项中变量数目最少 z 化简时不考虑输入反相器成本，一般输入变量及其 反码都是现成的——尤其对于PLD设计 逻辑函数标准形式选择 z “1”的个数较少时 z “0”的个数较少时
逻辑化简方法C7 1)卡诺图化简(K-map) ◆ Boolean simplification(代数法) 示例1 00011110 e K-maps simplification o Automating simplification Quine-McCluskey Algorithm ● Espresso Method Voltage Levels: LVTTL TL与LVL电平 ◆ LVTTL输出可直接驱动TTL输入 ◆TTL输出不一定能直接驱动 LVTTL输入 LVTTL输入是否能耐受5V设计 查备件手册 V 2.0V Va1.5V vL0.8 Vo 0.4V 5VTIL 3.3V LVTTL Voltage Levels: LVTTL and LvCMos cMoS与 LVCMOS电平 ◆ LVCMOS输出直接驱动 TTL/CMOS输入不可行 ◆cMoS/TL输出不一定能直接驱动 LVCMOS输入 VI3.5V ● LVCMOS输入是否能耐受5V设计(查件手册) VoLo. 5v Vo.4V SV CMOS 3.3V LVTTL 25V LVCMOS lon-5V tolerant input V tolerant input HC Families (VHC Families
4 21 逻辑化简方法C7 Boolean simplification(代数法) K-maps simplification Automating simplification z Quine-McCluskey Algorithm z Espresso Method 22 1).卡诺图化简(K-map) (K-map) 示例1 1 1 CB A 00 01 11 10 A A C C B 0 1 F CBA CBA = ⋅⋅+⋅⋅ 23 Voltage Levels: LVTTL 5V VT VOH 2.4V VOL 0.4V VIH 2.0V VIL 0.8V 5V TTL 3.3V VT VOH VOL VIH VIL 5V CMOS 3.3V LVTTL 5V VT2.5V VOH4.4V VOL0.5V VIH3.5V VIL1.5V 24 TTL与LVTTL电平 LVTTL输出可直接驱动TTL输入 TTL输出不一定能直接驱动LVTTL输入 z LVTTL输入是否能耐受5V设计 z 查器件手册 25 Voltage Levels: LVTTL and LVCMOS 5V VT VOH 2.4V VOL 0.4V VIH 2.0V VIL 0.8V 5V TTL 3.3V VT VOH VOL VIH VIL 3.3V LVTTL 2.5V VT1.2V VOH2.0V VOL0.4V VIH1.7V VIL0.7V 5V CMOS 2.5V LVCMOS 5V VT2.5V VOH4.4V VOL0.5V VIH3.5V VIL1.5V 26 CMOS与LVCMOS电平 LVCMOS输出直接驱动TTL/CMOS输入不可行 CMOS/TTL输出不一定能直接驱动LVCMOS输入 z LVCMOS输入是否能耐受5V设计(查器件手册) Non-5V tolerant input (HC Families) 5V tolerant input (VHC Families)
逻輯化简方法L6 卡诺图化简 F=D·A+D ◆ Boolean simplification(代数法) ◆示例2 00011110 e K-maps simplification o Automating simplification Quine-McCluskey Algorithm ● Espresso Method 0110 F=D.A+D·C+D.A 卡诺图化简 卡诺图化简:相关术语1 ◆示例3:全加器进位数 ◆如何化简逻辑函数——最小化 Minimize) CO=∑m0124 ●(主蕴涵项定理:最简“积之和”是主蕴涵项之和 ◆蕴涵项( implicant ●任何积项都称为蕴涵项,与卡诺图中的圈对应 圆少Qa=7+a,+a7 ◆主蕴涵项( Prime implicant) ●也称“本原蕴涵项”或“素项 ●定义若逻辑函数的积项P再也不能同其它积项合并以 组成变量个数更少的积项,则称P为主蕴涵项 对应卡诺图中最大的圈 卡诺图化简:相关术语2 最小化积之和(MsOP) 实质主蕴涵项( Essential prime implicant o Minimum sum of products ●定义:不能被其它蕴涵项代替的主蕴涵项:至少包 ◆算法A(卡诺图) 含一个不能被其它任何主蕴涵项所覆盖的最小项 ●也称必要素项”,对应卡诺图中必不可少的最大圈 ●计算其中每个最小项的相邻单元数 从未被覆盖的具有最小相邻数的最小项(从最孤立的1) 覆盖( Cover) 开始:若存在多种选择,任选其 若逻辑函数的所有最小确被海项 °述接其的个主丰项共它个着中后茗 组蕴涵项称为函数的1个 的主蕴涵项 ◆最小覆盖inao 鲁回到第2步,直到所有最小项被覆盖 是1个包含最少主蕴涵 5
5 27 逻辑化简方法L6 Boolean simplification(代数法) K-maps simplification Automating simplification z Quine-McCluskey Algorithm z Espresso Method 28 卡诺图化简 F DA = ⋅ DC BA 00 01 11 10 00 01 11 10 B B A C 1 1 1 1 1 1 1 1 1 1 示例2 +D ⋅C + ⋅ D A D D F DA DC A = ⋅+ ⋅⋅ 29 卡诺图化简 示例3：全加器进位数 1 1 1 1 BA CI 00 01 11 10 CI A CI B 0 1 B CO = ∑m n (0，1，2，4) CO B A CI B CI A =⋅+ ⋅+ ⋅ 31 卡诺图化简: 相关术语1 如何化简逻辑函数——最小化(Minimize) z (主蕴涵项)定理：最简“积之和”是主蕴涵项之和 蕴涵项(Implicant) z 任何积项都称为蕴涵项，与卡诺图中的圈对应 主蕴涵项(Prime implicant) z 也称“本原蕴涵项”或“素项” z 定义若逻辑函数的积项P再也不能同其它积项合并以 组成变量个数更少的积项，则称P为主蕴涵项 z 对应卡诺图中最大的圈 32 卡诺图化简: 相关术语2 实质主蕴涵项(Essential prime implicant) z 定义：不能被其它蕴涵项代替的主蕴涵项；至少包 含一个不能被其它任何主蕴涵项所覆盖的最小项 z 也称“必要素项”，对应卡诺图中必不可少的最大圈 覆盖(Cover) z 若逻辑函数的所有最小项被1组蕴涵项所包含，则该 组蕴涵项称为函数的1个覆盖 最小覆盖(Minimal cover) z 是1个包含最少主蕴涵项和最少符号数的覆盖 DC BA 00 01 11 10 00 01 11 10 B B A C 1 1 1 1 1 1 1 1 1 1 D D 33 最小化积之和(MSOP) Minimum sum of products 算法A(卡诺图) z 计算其中每个最小项的相邻单元数 z 从未被覆盖的具有最小相邻数的最小项(从最孤立的1) 开始；若存在多种选择，任选其一 z 生成这个最小项的1个主蕴涵项并将它放入覆盖中；若 该最小项被其它多个主蕴涵项覆盖，选择1个覆盖最多 的主蕴涵项 z 回到第2步，直到所有最小项被覆盖
卡诺图化简 卡诺图化简 ◆示例1F=∑m2,3457.81035 00011110 0d10 卡诺图化简 最小化积之和(MSOP) ◆示例 000111 o Minimum sum of products F=∑m02.34571415) ◆算法B(卡诺图) ●找出全部主蕴涵项 ●确定井表示所有的实质主蕴涵项(只圈过1次) ●在剩余的主蕴涵项中求出最小子集以形成覆盖,覆盖 所有其它最小项 F=.++,z+X,F 卡诺图化简 卡诺图化简 ◆示例1F=∑m(234578101315) ◆示例2 W.Z F=.F+,了+.X,F+x·Z
6 34 卡诺图化简 35 卡诺图化简 4 F m = ∑ (2 3 4 5 7 810 1315) ，，，，，，，， WX YZ 00 01 11 10 Y Y Z X W W 1 1 1 1 1 1 1 1 1 00 1 01 11 10 示例1 37 卡诺图化简 4 WX F m = ∑ (0 1 2 3 4 5 7 14 15) ，，，，，，，， YZ 00 01 11 10 Y Y Z X W W 1 1 1 1 1 1 1 1 00 1 01 11 10 示例2 F = 1 1 1 W X⋅ + ⋅ W Y + ⋅ W Z +WXY ⋅ ⋅ 38 最小化积之和(MSOP) Minimum sum of products 算法B (卡诺图) z 找出全部主蕴涵项 z 确定并表示所有的实质主蕴涵项(只圈过1次) z 在剩余的主蕴涵项中求出最小子集以形成覆盖，覆盖 所有其它最小项 39 1 1 1 1 卡诺图化简 4 F m = ∑ (2 3 4 5 7 810 1315) ，，，，，，，， WX YZ 00 01 11 10 Y Y Z X W W 1 1 1 1 1 1 1 1 1 00 1 01 11 10 示例1 41 卡诺图化简 4 WX F m = ∑ (0 1 2 3 4 5 7 14 15) ，，，，，，，， YZ 00 01 11 10 Y Y Z X W W 1 1 1 1 1 1 1 1 00 1 01 11 10 示例2 F = 1 1 1 W X⋅ +W Y⋅ +WXY ⋅ ⋅ + ⋅⋅ X Y Z + ⋅ W Z
组合逻辑函数的化简A 2. Multiple Output Minimization ◆ Boolean simplification(代数法) ◆示例1:全加器 e K-maps simplification F=∑m(1247)2 ● Simplifying SOP Multiple Output Minimization> ●" Don't Care" Input Combinations」 ee=∑m2为 e Automating simplification Quine-McCluskey Algorithm CO=B4+C-B+C/d ● Espresso Method a 未利用公用最小项化简! Multiple Output Minimization “ Dont Care"nput ◆示例2 重叠卡诺图F1F2F3 ◆禁止态:电路非法状态 F1=∑m0347)3 ●干扰导致错码引起 ●电路启动时,各部件不能同时进入工作状态 F2=∑m(0367 ◆禁止态出现方式 F3=∑m(346,7) 瞬态方式出现 ●稳态方式出现 克服措施 =BA+ ●人工干预或自恢复电路 F=B+ CB+ CB-A 燕止态测电隆通常是必须的若不影电路运行 此时可不必刻区分止态和其它状 E=B 4+ CB+ CBA 3)"Don't Care"Input Combinations 利用禁止态化简 ◆8421BcD译码 D ◆842-1BcD译码 D m。=DC·B·A 7
7 42 组合逻辑函数的化简A7 Boolean simplification(代数法) K-maps simplification z Simplifying SOP z Multiple Output Minimization z “Don’t Care” Input Combinations Automating simplification z Quine-McCluskey Algorithm z Espresso Method 43 2). Multiple Output Minimization 示例1：全加器 = ∑ 3 CO m(0，1，2，4) CO B A CI B CI A =⋅+ ⋅+ ⋅ A BA CI 00 01 11 10 CI CI B 0 1 1 1 1 1 B CO A BA CI 00 01 11 10 CI CI B 0 1 1 1 1 1 B F 未利用公用最小项化简！ = ∑ 3 F m(1，2，4，7) 44 Multiple Output Minimization 1 = ∑ 3 F m(0，3，4，7) 示例2 1 0 1 1 1 CB A A B A C C 2 = ∑ 3 F m(0，3，6，7) 3 = ∑ 3 F m(3，4，6，7) F3 =B⋅A+ C⋅B+ C⋅B⋅A F2 =B⋅A+ C⋅B+ C⋅B⋅A F1=B⋅A+ C⋅B⋅A+ C⋅B⋅A 1 1 0 1 1 1 1 0 1 1 重叠卡诺图: F1F2F3 45 “Don’t Care” Input “Don’t Care” Input 禁止态：电路非法状态 z 干扰导致错码引起 z 电路启动时，各部件不能同时进入工作状态 禁止态出现方式 z 瞬态方式出现 z 稳态方式出现 克服措施 z 人工干预或自恢复电路 z 禁止态检测电路通常是必须的, 若不影响电路运行, 此时可不必刻意区分禁止态和其它状态 46 3) “Don’t Care” Input Combinations 8-4-2-1BCD译码 DC BA B B A C D D m0 m1 Ø Ø Ø Ø Ø Ø m0 = D ⋅C ⋅ B ⋅ A DC BA B B A C D D m3 m2 Ø Ø Ø Ø Ø Ø m4 m5 m7 m6 m3 = C ⋅ B ⋅ A 47 利用禁止态化简 8-4-2-1BCD译码 DC BA B B A C D D Ø Ø Ø Ø m8 m9 Ø Ø m9 = D ⋅ A m8 = D ⋅ A
3)Don't Care"Input Combinations BCD七段峰码暴 ◆BcD一七段译码器 ●LED、LcD d mr e=me ●共阴极、共阳极 7=m,+m, *(m-m, g=m+m,+m, Light Emitting Diode 日a c 0101010101 BCD七段马暴 BCD七段马暴 1.检查专用最小项 2.检查化简对其它项的影响 g=( Go c)+(m)+(m)B e=(m)+(m2)+(m)+ =D,CB+CB,A b=C·B.A+(C·B.A) BCD七段马暴 K-map for 5-Var ◆锁存、译码、驱动三合一(显示四合一) ◆5个变量 ●|B|—灭零信号 测试值号 0 g 四22 L2 6 i4 10 Lia 22 so 26] 七段译码器 廿 日日日
8 48 3) “Don’t Care” Input Combinations BCD－七段译码器 z LED、LCD z 共阴极、共阳极 . . . . . . . . . a b c .…… f g Light Emitting Diode Liquid Crystal Display a b c d e f g h h 50 BCD七段译码器 a b c d e f g a b c d e f g h h N 0 1 2 3 4 5 6 7 8 9 DCB 0 00 0 00 0 01 0 01 0 10 0 10 0 11 0 11 1 0 0 1 00 0 1 0 1 0 1 0 1 0 1 A 1 1 1 1 1 1 0 0 0 1 1 0 0 0 0 0 1 1 0 1 1 0 1 0 1 1 1 1 0 0 1 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 0 a = m1 + m4 = m5 + m6 b = m2 c d = m1 + m4 + m7 = m1 + m2 + m3 + m7 f = m0 + m2 + m6 + m8 e = m0 + m1 + m7 g 51 BCD七段译码器 1. 检查专用最小项 DC BA B B A C D D 1 1 Ø Ø Ø Ø Ø Ø b CBA = ⋅⋅ C B⋅⋅+ A （ ） DC BA B B A C D D 1 1 Ø Ø Ø Ø Ø 1 Ø 0 2 68 em m m m =+++ ( )( )( ) 1 6 e =（ ）m + ⋅ C A 5 6 bm m = + ( ) 52 BCD七段译码器 2. 检查化简对其它项的影响 DC BA B B A C D D 1 1 Ø Ø Ø Ø Ø Ø 1 017 g = ++ ( )()( ) mmm 017 017 ( )()( ) ()( ) g mmm m m DCB m CBA = ⋅⋅+ + + = ++ = ⋅ ⋅ 53 BCD七段译码器 . . . . . . . . . a b c g h BI LT 锁存、译码、驱动三合一(显示四合一) z /BI——灭零信号 z /LT——测试信号 七段译码器 & & & & & & . . . . . . a b …… g h 54 K-map for 5-Var 5个变量 EDC BA B C D B A C D E 0 1 3 2 12 13 15 14 8 9 11 10 4 5 7 6 16 17 19 18 28 29 31 30 20 21 23 22 24 25 27 26
K-map for 5-Var BA)mo7 K-map for 6-var ◆5个变量 ◆6个变量 371m[s9"|4sl l614110 睡围 K-map for 6-Var 组合逻辑函数的化简 ◆6个变量 FE=00 ◆ Boolean simplification(代数法) ◆ K-maps simplification(卡诺图) e Simplifying SOP FE=0 e Multiple Output Minimization 9Don't Care"Input Combinations o Programmed simplification methods FE=11 e Quine-McCluskey Algorithm FE=10 Quine-McCluskey算法 Quine-McCluskey算法回 ◆QM方法的优点 ◆算法流程 啦,l ●直接,系统的计算方法 ·1.列出函数的所有最小项35m ●可以处理多于六个变量的函数 ●2.找出所有的主蕴涵项 ●可以处理多输出函数 首先将最小项按重量(1的个数)分组 其次穷尽地找出所有的主蕴涵项 ●3.找出最小的主蕴涵项覆盖 构造主蕴涵项图 选择最小数目的主蕴涵项覆盖 9"Digital Design"by J F Wakerly
9 56 K-map for 5-Var 5个变量 E=0 E=1 m0 m4 m12 m8 m1 m5 m13 m9 m3 m7 m15 m11 m2 m6 m14 m10 m16 m20 m28 m24 m17 m21 m29 m25 m19 m23 m31 m27 m18 m22 m30 m26 DC BA DC BA 57 K-map for 6-Var 6个变量 0 1 3 2 12 13 15 14 8 9 11 10 4 5 7 6 16 17 19 18 28 29 31 30 20 21 23 22 24 25 27 26 48 49 51 50 60 61 63 62 52 53 55 54 56 57 59 58 32 33 35 34 44 45 47 46 36 37 39 38 40 41 43 42 B A C D A B D C E F 59 K-map for 6-Var 6个变量 FE=00 m0 m4 m12 m8 m1 m5 m13 m9 m3 m7 m15 m11 m2 m6 m14 m10 m16 m20 m28 m24 m17 m21 m29 m25 m19 m23 m31 m27 m18 m22 m30 m26 DC BA m32 m36 m44 m40 m33 m37 m45 m41 m35 m39 m47 m43 m34 m38 m46 m42 m48 m52 m60 m56 m49 m53 m61 m57 m51 m55 m63 m59 m50 m54 m62 m58 FE=01 FE=11 FE=10 62 组合逻辑函数的化简 Boolean simplification(代数法) K-maps simplification(卡诺图) z Simplifying SOP z Multiple Output Minimization z “Don’t Care” Input Combinations Programmed simplification methods z Quine-McCluskey Algorithm z Espresso Method 63 Quine-McCluskey算法 Q-M方法的优点 z直接，系统的计算方法 z可以处理多于六个变量的函数 z可以处理多输出函数 64 Quine-McCluskey算法 算法流程 z1. 列出函数的所有最小项 z2. 找出所有的主蕴涵项 首先将最小项按重量(1的个数)分组 其次穷尽地找出所有的主蕴涵项 z3. 找出最小的主蕴涵项覆盖 构造主蕴涵项图 选择最小数目的主蕴涵项覆盖 z“Digital Design” by J. F. Wakerly DC BA 00 01 11 10 00 01 11 10 0 1 3 2 12 13 15 14 8 9 11 10 4 5 7 6
Programmed simplification methods 其它算法 ◆ Quine-McCluskey算法 Q Espresso Method: by U.C. Berkeley ● Prime implicant数目上限是3n ● Expand ●找到最小覆盖集是很困难的事情!!! e Irredundant cover: essentially the same as Q-M prime-implicant chart method e Reduce: try to find a better cover Continue repeating above steps Espresso Method 3.3 Race and hazard ◆eg1F=∑m012.456910113141 组合逻辑设计过程中,将化简得到的逻辑函数直 接映射成对应的逻辑电路 认门电路是理想逻辑功能实现载体这一前提 o Initial prime implicant ◆逻辑电路的瞬态特性可能和稳态特性的预期不一 e Result of"Reduce"step 致。由于电路延迟,可能出现尖峰或毛刺 Result of "Expand step ●门电路的稳态特性( Steady- state behavior ● Result of" redundant ●门电路的瞬态特性( Transient behavior 竞争(Race) 3.3 Race and hazard 录例1 经不同路径因而经历的延迟不同,若各入 变化不能同时传递到轴出级,就可能产生真 号,以两种形式出现在输出端,因传输时间不 二者某段时间不具有相应辑关系,造成错误 称为冒险或险象 A通过不同径,以两种形式出现(有竞争力的僧号) B=c=1,D=0 Static-I Hazard A=0 F=C 〔逻辑险象 没有竞争力的信号〔函数险象 10
10 65 Programmed simplification methods Quine-McCluskey算法 zPrime implicant数目上限是3n/n z找到最小覆盖集是很困难的事情！！！ 66 其它算法 Espresso Method: by U.C. Berkeley zExpand zIrredundant cover: essentially the same as Q-M prime-implicant chart method zReduce: try to find a better cover zContinue repeating above steps…… 67 Espresso Method 4 F m = ∑ (0 1 2 4 5 6 9 10 111314,15) ，，，，，，，，，， WX YZ 00 01 11 10 Y Y Z X W W 1 1 1 1 1 1 1 1 1 1 1 1 00 1 01 11 10 e.g.1 zInitial prime implicant zResult of “Reduce” step zResult of “Expand” step zResult of “Irredundant cover” step 69 3.3 Race and Hazard 组合逻辑设计过程中，将化简得到的逻辑函数直 接映射成对应的逻辑电路 默认门电路是理想逻辑功能实现载体这一前提！ 逻辑电路的瞬态特性可能和稳态特性的预期不一 致。由于电路延迟，可能出现尖峰或毛刺 z 门电路的稳态特性(Steady-state behavior) z 门电路的瞬态特性(Transient behavior) ` 竞争(Race) ` 冒险(Hazard) 70 3.3 Race and Hazard 输入信号经不同路径因而经历的延迟不同，若各输入 信号的变化不能同时传递到输出级，就可能产生真值 表以外的冒险信号 一个信号，以两种形式出现在输出端，因传输时间不 同，使二者某段时间不具有相应逻辑关系，造成错误 输出，称为冒险或险象 A A F Static-1 Hazard A F A 72 示例1 A通过不同路径，以两种形式出现(有竞争力的信号)， B=C=1，D=0 z Static-1 Hazard A=1 A=0 F 1 C A B 2 3 ≥1 4 & D & 1 F = A⋅ B + A⋅C + D F = A + A F = B + D F = C + D 逻辑险象 没有竞争力的信号 函数函数险象险象*