CLK ADDR Valid ADS% c ACHE冀 WRE KEN#? BRDYE DATA+-- -(c()() 答:为流水线式读写周期,第一个总线周期为缓存式突发读操作,第二个总线周 期为非缓存式单次传送写操作。 为了让大家深入了解 Pentium的总线操作,下面按时钟顺序依次详细说明: 第一个时钟里处理器启动第一个总线周期,ADS#被置起,有效地址a和总线状态 被驱动送出,W/R#被驱动为低电平,表明为一个读周期, CACHE#被驱动为低电平, 表明该周期可以是缓存式总线周期。第一个时钟的总线状态为T1,且下一个时钟 的总线状态转换为T2 第二个时钟的总线状态为T2,在这个时钟里处理器要对BRDY#和NA#进行采样,在 第二个时钟结束时BRDY#和NA#均为高电平。BRDY#为高电平说明外部系统数据尚 未准备就绪,因此下一个时钟的总线状态仍然为T2 第三个时钟的总线状态为T2,在这个时钟里NA#和BRDN#先后被处理器采样为有 效。NA#被采样为有效,表明虽然当前周期的数据传送还没有结束,外部存储器 已经就绪可以接受新的总线周期。BRDY#被采样为有效,表明外部存储器已经在 数据线上提供了有效的数据。在BRDY#被采样为有效时,对存储器将对KEN#进行 采样,KEN#与 CACHE#一起决定总线周期为单次传送还是突发传送。KEN#被采样为 有效, CACHE#为低电平,W/R#为低电平,表明当前周期为缓存式突发读周期 第四个时钟的总线状态为T2,处理器对BRDY#进行采样(NA#被采样为有效后已被 锁存),第二个有效的BRDY#被返回。答：为流水线式读写周期，第一个总线周期为缓存式突发读操作，第二个总线周 期为非缓存式单次传送写操作。 为了让大家深入了解Pentium的总线操作，下面按时钟顺序依次详细说明： 第一个时钟里处理器启动第一个总线周期，ADS#被置起，有效地址a和总线状态 被驱动送出，W/R#被驱动为低电平，表明为一个读周期，CACHE#被驱动为低电平， 表明该周期可以是缓存式总线周期。第一个时钟的总线状态为T1，且下一个时钟 的总线状态转换为T2。 第二个时钟的总线状态为T2，在这个时钟里处理器要对BRDY#和NA#进行采样，在 第二个时钟结束时BRDY#和NA#均为高电平。BRDY#为高电平说明外部系统数据尚 未准备就绪，因此下一个时钟的总线状态仍然为T2。 第三个时钟的总线状态为T2，在这个时钟里NA#和BRDY#先后被处理器采样为有 效。NA#被采样为有效，表明虽然当前周期的数据传送还没有结束，外部存储器 已经就绪可以接受新的总线周期。BRDY#被采样为有效，表明外部存储器已经在 数据线上提供了有效的数据。在BRDY#被采样为有效时，对存储器将对KEN#进行 采样，KEN#与CACHE#一起决定总线周期为单次传送还是突发传送。KEN#被采样为 有效，CACHE#为低电平，W/R#为低电平，表明当前周期为缓存式突发读周期。 第四个时钟的总线状态为T2，处理器对BRDY#进行采样（NA#被采样为有效后已被 锁存），第二个有效的BRDY#被返回