1.试述 Pentium的 DPT DP0引脚组的作用 答:DP7DP0为数据奇偶校验信号。在写总线周期中,为D0D63上每一字节产生 位偶校验码,通过DP7-DP0输出:在读总线周期中,D0-D63及DP7-DPO上的 数据按字节进行对应的偶校验,如出现错误,PCHK#信号将逻辑0送至外部电路。 2.从硬件的观点,实模式下的 Pentium微机的存储器是如何组织的,保护模式 下呢? 答:在保护模式下, Pentium处理器可以直接寻址高达4GB的物理存储器。存储器 的硬件空间被组织成64位的单元,每个64位的单元有8个可独立寻址的字节,这8 个字节有连续的存储器地址,如下图所示。 FFFFFFFFH FFFFFFFBH FFFFFFFFH FFFFFFF8H 4 Gbt BE7* BEB* BE5# BE4+ BE3* BE2* BE 1* BE0* 64-Bit wIde Memory Organzation Physical Memory 在保护模式下,通过地址线A31A3和字节选通信号BE7#BEO#访问存储器,由地 址线A3I~A3选择64位的存储单元,由字节选通信号BE7#BEO#选择相应的字节。 数据的传送通过数据线D63D0进行。 在实模式下只有低17位地址线A9A3有效。使用地址线A19A3和字节选通信号 BE7#BEO#访问存储单元,因此实模式下物理地址空间是MB A20M#为地址第20位屏蔽信号,完成屏蔽地址线第20位的功能。若A20M#为0,则 在访问内部髙速缓存或外部存储器时地址线第20位被屏蔽。实模式时须置起 A20#,保护模式下该信号未定义 3.若总线周期指示信息M/I0#、D/(C#、W/R#、CACH#、KN群为0111x,总线 周期的类型是什么? 答:非缓存式I/0写总线周期 4.试述 Pentium采用的数据和地址校验方法 答: DP7 DP0为数据奇偶校验信号,PCHK#为奇偶校验状态信号。 Pentium为每个 数据字节加入校验码,在写总线周期中,为D0~D63上每一字节产生一位偶校验码, 通过 DP7 DP0输出。在读总线周期中,D0~D63及 DP7 DP0上的数据按字节进行对 应的偶校验,如出现错误,PCH#信号将逻辑0送至外部电路。PEN#为校验允许信 号,用于确定发生校验错误时是否进行异常处理,如PEN#为低电平,则 Pentium 自动执行异常处理 AP为地址校验信号, APCHK#为地址奇偶校验状态信号。 Pentium可以对地址信号 进行校验,只要地址在A3A31信号线上输出,就会产生偶校验位在AP引脚上输出, 如果在查询周期在地址总线上检测到错误,APCH#信号置为逻辑0。 5.试描述下图所示的总线周期操作
1. 试述Pentium的DP7~DP0引脚组的作用 答：DP7~DP0为数据奇偶校验信号。在写总线周期中，为D0~D63上每一字节产生 一位偶校验码，通过DP7~DP0输出；在读总线周期中，D0~D63及DP7~DP0上的 数据按字节进行对应的偶校验，如出现错误，PCHK#信号将逻辑0送至外部电路。 2. 从硬件的观点，实模式下的Pentium微机的存储器是如何组织的，保护模式 下呢？ 答：在保护模式下，Pentium处理器可以直接寻址高达4GB的物理存储器。存储器 的硬件空间被组织成64位的单元，每个64位的单元有8个可独立寻址的字节，这8 个字节有连续的存储器地址，如下图所示。 在保护模式下，通过地址线A31~A3和字节选通信号BE7#~BE0#访问存储器，由地 址线A31~A3选择64位的存储单元，由字节选通信号BE7#~BE0#选择相应的字节。 数据的传送通过数据线D63~D0进行。 在实模式下只有低17位地址线A19~A3有效。使用地址线A19~A3和字节选通信号 BE7#~BE0#访问存储单元，因此实模式下物理地址空间是1MB。 A20M#为地址第20位屏蔽信号，完成屏蔽地址线第20位的功能。若A20M#为0，则 在访问内部高速缓存或外部存储器时地址线第20位被屏蔽。实模式时须置起 A20M#，保护模式下该信号未定义。 3. 若总线周期指示信息M/IO#、D/C#、W/R#、CACHE#、KEN#为 0 1 1 1 x，总线 周期的类型是什么？ 答：非缓存式I/O写总线周期。 4. 试述Pentium采用的数据和地址校验方法 答：DP7~DP0为数据奇偶校验信号，PCHK#为奇偶校验状态信号。Pentium为每个 数据字节加入校验码，在写总线周期中，为D0~D63上每一字节产生一位偶校验码， 通过DP7~DP0输出。在读总线周期中， D0~D63及DP7~DP0上的数据按字节进行对 应的偶校验，如出现错误，PCHK#信号将逻辑0送至外部电路。PEN#为校验允许信 号，用于确定发生校验错误时是否进行异常处理，如PEN#为低电平，则Pentium 自动执行异常处理。 AP为地址校验信号，APCHK#为地址奇偶校验状态信号。Pentium可以对地址信号 进行校验，只要地址在A3~A31信号线上输出，就会产生偶校验位在AP引脚上输出， 如果在查询周期在地址总线上检测到错误，APCHK#信号置为逻辑0。 5. 试描述下图所示的总线周期操作
CLK ADDR Valid ADS% c ACHE冀 WRE KEN#? BRDYE DATA+-- -(c()() 答:为流水线式读写周期,第一个总线周期为缓存式突发读操作,第二个总线周 期为非缓存式单次传送写操作。 为了让大家深入了解 Pentium的总线操作,下面按时钟顺序依次详细说明: 第一个时钟里处理器启动第一个总线周期,ADS#被置起,有效地址a和总线状态 被驱动送出,W/R#被驱动为低电平,表明为一个读周期, CACHE#被驱动为低电平, 表明该周期可以是缓存式总线周期。第一个时钟的总线状态为T1,且下一个时钟 的总线状态转换为T2 第二个时钟的总线状态为T2,在这个时钟里处理器要对BRDY#和NA#进行采样,在 第二个时钟结束时BRDY#和NA#均为高电平。BRDY#为高电平说明外部系统数据尚 未准备就绪,因此下一个时钟的总线状态仍然为T2 第三个时钟的总线状态为T2,在这个时钟里NA#和BRDN#先后被处理器采样为有 效。NA#被采样为有效,表明虽然当前周期的数据传送还没有结束,外部存储器 已经就绪可以接受新的总线周期。BRDY#被采样为有效,表明外部存储器已经在 数据线上提供了有效的数据。在BRDY#被采样为有效时,对存储器将对KEN#进行 采样,KEN#与 CACHE#一起决定总线周期为单次传送还是突发传送。KEN#被采样为 有效, CACHE#为低电平,W/R#为低电平,表明当前周期为缓存式突发读周期 第四个时钟的总线状态为T2,处理器对BRDY#进行采样(NA#被采样为有效后已被 锁存),第二个有效的BRDY#被返回
答：为流水线式读写周期，第一个总线周期为缓存式突发读操作，第二个总线周 期为非缓存式单次传送写操作。 为了让大家深入了解Pentium的总线操作，下面按时钟顺序依次详细说明： 第一个时钟里处理器启动第一个总线周期，ADS#被置起，有效地址a和总线状态 被驱动送出，W/R#被驱动为低电平，表明为一个读周期，CACHE#被驱动为低电平， 表明该周期可以是缓存式总线周期。第一个时钟的总线状态为T1，且下一个时钟 的总线状态转换为T2。 第二个时钟的总线状态为T2，在这个时钟里处理器要对BRDY#和NA#进行采样，在 第二个时钟结束时BRDY#和NA#均为高电平。BRDY#为高电平说明外部系统数据尚 未准备就绪，因此下一个时钟的总线状态仍然为T2。 第三个时钟的总线状态为T2，在这个时钟里NA#和BRDY#先后被处理器采样为有 效。NA#被采样为有效，表明虽然当前周期的数据传送还没有结束，外部存储器 已经就绪可以接受新的总线周期。BRDY#被采样为有效，表明外部存储器已经在 数据线上提供了有效的数据。在BRDY#被采样为有效时，对存储器将对KEN#进行 采样，KEN#与CACHE#一起决定总线周期为单次传送还是突发传送。KEN#被采样为 有效，CACHE#为低电平，W/R#为低电平，表明当前周期为缓存式突发读周期。 第四个时钟的总线状态为T2，处理器对BRDY#进行采样（NA#被采样为有效后已被 锁存），第二个有效的BRDY#被返回
第五个时钟ADS#被置起,有效地址b和第二个总线周期的总线状态被驱动送出, W/R#被驱动为高电平,表明为一个写周期, CACHE#被驱动为高电平,表明该周期 为非缓存式总线周期,故第二个总线周期为非缓存式单次传送写周期。第五个时 钟的总线状态为T12,表明有两个待完成的总线周期,处理器在为第一个周期传 送数据的同时启动了第二个总线周期,同时,下一个时钟的总线状态转换为12P。 在这个时钟里,处理器仍要对BRDY#进行采样,第三个有效的BRDY#被返回。 第六个时钟的总线状态为T2,处理器对BRDY#和NA#进行采样。第四个有效的BRDY# 被返回,因此第一个总线周期的数据传送已完成。NA#为高电平。 第七个时钟时第一个总线周期已结束。由于数据总线在读、写操作之间要完成转 向,需要一个停顿的时钟,因此该时钟的总线状态为TD。 第八个时钟开始时由于未锁存有效的NA#,因此总线状态为T2。处理器对BRDY# 和NA#进行采样。有效的BRDY#被返回,表明外部系统为响应写请求已经接受了来 自CPU的数据,第二个总线周期的数据传送结束。NA#仍为高电平
第五个时钟ADS#被置起，有效地址b和第二个总线周期的总线状态被驱动送出， W/R#被驱动为高电平，表明为一个写周期，CACHE#被驱动为高电平，表明该周期 为非缓存式总线周期，故第二个总线周期为非缓存式单次传送写周期。第五个时 钟的总线状态为T12，表明有两个待完成的总线周期，处理器在为第一个周期传 送数据的同时启动了第二个总线周期，同时，下一个时钟的总线状态转换为T2P。 在这个时钟里，处理器仍要对BRDY#进行采样，第三个有效的BRDY#被返回。 第六个时钟的总线状态为T2，处理器对BRDY#和NA#进行采样。第四个有效的BRDY# 被返回，因此第一个总线周期的数据传送已完成。NA#为高电平。 第七个时钟时第一个总线周期已结束。由于数据总线在读、写操作之间要完成转 向，需要一个停顿的时钟，因此该时钟的总线状态为TD。 第八个时钟开始时由于未锁存有效的NA#，因此总线状态为T2。处理器对BRDY# 和NA#进行采样。有效的BRDY#被返回，表明外部系统为响应写请求已经接受了来 自CPU的数据，第二个总线周期的数据传送结束。NA#仍为高电平