内的译码驱动电路确定被选的存储单元进行读/写操作。 输出驱动电路用三态输出缓冲器对被选中芯片的输出信号加以驱动 (2)SRAM芯片实例 Intel 2114(SRA M):1K×4位,排 A4 成64×16×4即64×64存储矩阵,片内 64x64存储矩阵 需地址线10位(4-A0),其中6根 (43-43)用于行译码,余下的4根用于 A 列译码,产生64/4条选择线。 列O电路 CS-片选信号 列选择 I/O3=4 WE-写读控制信号 故有:C=,E=-写入 Ag Al Az Ag H-读出 dd 3.动态DRAM芯片 图3.102114逻辑结构框图 (1)DRAM芯片实例 1)2116(DRAM)芯片逻辑结构 ①存储元按行列排列成存储体(128×128) ②行、列地址分时进入行、列地址锁存器 RAS一接收行地址(A4-A)的选通信号 CAS一接收列地址(A13-A)的选通信号 地址复用的目的:减少存储芯片的外部引线 ③读出放大器: ④输入和输出锁存器 暂存要写入或读出的一位数据。 写读控制信号只有一个WE,当WE为低电平时可写入,WE为高电平时读出 32×128存储元 64条选择线的 译码器 32×128存储 输出锁 28个输出放大器 存器和 爰冲器 的译码器和IO 32×128存储元 输入数据锁存器 64条选择线的 128个输出放大器 写命令锁存器 详码器「32×12存储元 7位行地7位列地 止锁存器址锁存器 发生器 发生器 RAS内的译码驱动电路确定被选的存储单元进行读／写操作。 输出驱动电路 用三态输出缓冲器对被选中芯片的输出信号加以驱动。 （２）ＳＲＡＭ芯片实例 Intel 2114(SRAM)：1Ｋ×4 位，排 64×16×4 即 64×64 存储矩阵，片内 需地址线 10 位 ，其中６根 根用于 译码，产生 64／4 条选择线。 A3 成 ( ) − AA 09 ( ) − AA 38 用于行译码，余下的４ 列 ⎩ ⎨ ⎧ − − ＝ , WELS = E −写读控制信号 CS −片选信号 读出 故有： H C W ３．动态ＤＲＡＭ芯片 （１）ＤＲＡＭ芯片实例 1）2116 (ＤＲＡＭ)芯片逻辑结构 ① 存储元按行列排列成存储体(128×128) ② 行、列地址分时进入行、列地址锁存器 L 写入 RAS －接收行地址 的选通信号 ( ) − AA 06 CAS －接收列地址 的选通信号 地址复用的目的：减少存储芯片的外部引线。 ③ 读出放大器： ④ 输入和输出锁存器 暂存要写入或读出的一位数据。 写读控制信号只有一个 ( ) − AA 713 WE ，当WE 为低电平时可写入，WE 为高电平时读出。 行选择 A4 A5 A6 A7 A8 64ⅹ64 存储矩阵 输入数 据控制 I/O1 I/O2 I/O3 I/O4 列 I/O 电路 列选择 A0 A1 A2 A9 • VCC • • • • • GND • • • • • • CS WE 图 3.10 2114 逻辑结构框图 I/O RAS CAS AB o …… 64 条选择线的 译码器 32×128 存储元 128 个输出放大器 32×128 存储元 128个输出放大器 的译码器和I/O门 64 条选择线的 译码器 32×128 存储元 128 个输出放大器 32×128 存储元 输出锁 存器和 缓冲器 DOUT 输入数据锁存器 写命令锁存器 DIN WE 时 钟 发生器 （2） 时 钟 发生器 （1） 7 位行地 址锁存器 7 位列地 址锁存器 AB 6B I/O BB 15