Active-HDL Design Entry Tools HDL Editor （HDE） State Diagram Editor （FSM） Block Diagram Editor （BDE）

合肥工业大学：电子技术基础习题集_第二章小结

合肥工业大学：电子技术基础习题集_第二章基本概念题

7.1引言 7.2QS参数体系结构 7.3QS管理机制 7.4QS管理协议 7.5QS管理模型和实现机制

6.1引言 6.2TCP/IP协议简介 6.3IPv6协议 6.4RSVP协议 6.5STⅡ协议 6.6RTP协议

5.1引言 5.2基于LAN的接入 5.3基于交互式电视网的接入 5.4基于电话网的ADSL接入

4.1引言 4.2100BAse-T网络 4.3千兆位以太网 4.4100Vg- -AnyLAN网络 4.5FDDI网络 4.6ATM网络 4.7交换式网络 4.8广域网络

3.1引言 3.2多媒体信息同步描述法 3.3多媒体同步控制机制

12.1 等精度频率计设计 12.2 使用IP Core设计FIR滤波器

VHDL 的构造体基本结构 p.271 表 4-28 architecture arch_name of entity_name is declarations and definitions; 说明部分 begin concurrent statement; 语句部分 end arch_name; 构造体语法要点：