组合逻辑电路是指在任何时刻产生的稳定输出取决于该时刻各输入值的组合。组合电路有两个特点：

1. 掌握基本门电路的逻辑功能、逻辑符号、真值 表和逻辑表达式。了解 TTL门电路的特点。 3. 会分析和设计简单的组合逻辑电路。 4. 理解加法器、编码器、译码器等常用组合逻辑 电路的工作原理和功能。 5. 学会数字集成电路的使用方法。 本章要求： 2. 会用逻辑代数的基本运算法则化简逻辑函数

(1)掌握分析和设计电路的基本方法。 (2)学习常用中规模集成模块比较器。 (3)了解电路中的竞争和冒险现象译码器

5-1时序电路概述 5-2同步时序电路的分析 5-3同步时序电路的设计 5-4异步时序电路

前面讨论的组合逻辑电路的分析和设计, 是假定输入输出处于稳定的逻辑电平下进行 的。对于实际电路来说，当所有的输入信号 逻辑电平发生变化的瞬间，电路的输出可能 出现违背稳态下的逻辑关系，尽管这种不希 望有的输出是暂时的，但它仍会导致被控对 象的误动作。为此，组合电路设计完成后要 进行竞争与冒险分析

5.1时序逻辑电路的特点和表示方法 5.2时序电路的分析方法 5.3寄存器 5.4计数器 5.5顺序脉冲发生器 5.6时序电路的设计方法

一、组合电路的分析方法和设计方法 二、利用数据选择器和译码器进行逻辑设计的方法 三、加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法

第一章VHDL的程序结构和软件操作 1-1 VHDL程序的基本结构 1-2软件操作—Max+plusⅡ的操作 第二章 VHDL语言要素 第三章 VHDL顺序语句 第四章 VHDL并行语句 4.1 并行语句概述 4.2 并行信号赋值语句 4.3 进程语句（process） 4.4 元件例化语句 4.5 生成语句（for-generate） 第五章 组合逻辑电路的设计和分析 5.1 概述 5.2 编码器 5.3 译码器 5.4 简单数字显示系统 5.5 其它 第六章 时序逻辑电路的设计和分析 6.2 触发器 6.3 计数器 6.4 分频器 6.5 寄存器 6.1 概述

6.1时序逻辑电路的分析与设计方法 6.2计数器 6.3寄存器 6.4顺序脉冲发生器

实验一 逻辑门电路测试之一 实验二 逻辑门电路测试之二 实验三 单稳态电路与无稳态电路 实验四 晶体振荡器 实验五 组合逻辑电路的应用 实验六 计数器和脉宽测量 实验七 同步时序系统设计 实验八 单次同步时序系统设计 实验九 程序控制反馈移位寄存器 实验十 m序列 实验十一 数字锁相环 实验十二 模数与数摸转换 实验十三 可同步时序系统设计仿真 实验十四 程序控制反馈移位寄存器仿真