VHDL与 Verilog HDL的对比 1.整体结构 VHDL Verilog HDL entity实体名 is module模块名(端口表ort(端口说明)输入/输出端口说明

实验一 常规双边带调幅与解调实验（AM） 实验六 单边带调幅与解调实验（SSB AM） 码型变换实验 模拟信号数字化实验 数学信号的调制与解调实验

ATM与B-ISDN的产生与发展 ATM基本原理 ATM交换技术 宽带综合业务数字网（B-ISDN）

实验 1. 数字下变频器（DDC）的设计与验证 实验 2. 数字上变频器（DUC）的设计与验证 附录 A 软件无线电实验平台硬件接口配置

时序电路：含记忆元件、有反馈、输出与原来状态有关。 介绍基本记忆单元电路触发器，主要内容有电路结构、工作原理和逻辑功能。 介绍时序电路的基本概念、组成结构、逻辑功能，时序电路的分析方法与设计方法。 触发器 时序电路概述 同步时序电路的分析 同步时序电路的设计 异步时序电路

通用阵列逻辑（General Array Logic） 工艺：E2CMOS 擦除方式：加电 基本结构：与或阵列（可编与、固定或） 输出电路结构：OLMC（可编程）

学习要点： • 组合电路的分析方法和设计方法 • 竞争与冒险的检查与消除方法 3.1 组合逻辑电路的分析 3.2 组合逻辑电路的设计 3.3 组合电路中的竞争与冒险

•二进制、二进制与十进制的相互转换 •逻辑代数的公式与定理、逻辑函数化简 •逻辑门电路的逻辑符号及逻辑功能 •组合电路的分析方法和设计方法 •典型组合逻辑电路的功能 10.1数字电路概述 10.2逻辑门申路 10.3逻辑函数及其化简 10.4组合逻辑电路的分析与设计 10.5组合逻辑部件

一、模拟一数字转换器: 将模拟电信号转换为数字电信号。 二、数字一模拟转换器: 将数字电信号转换为模拟电信号

1.数字逻辑电路分为组合电路与时序电路两类. 2.时序电路由组合电路和存储电路两部分构成