5.1 时序逻辑电路概述 5.2 同步时序逻辑电路的分析 5.3 同步时序逻辑电路的设计 5.4 异步时序逻辑电路 5.5 计数器 5.6 寄存器

第一节 可编程逻辑器件PLD概述 第二节 可编程逻辑阵列PLA（略） 第三节 可编程阵列逻辑(PAL) 第四节 通用阵列逻辑(GAL) 第五节 可擦除可编程逻辑器件（EPLD） 第六节 现场可编程门阵列（FPGA）

差错控制：针对某一特定的数据传输或 存贮系统，应用纠错或检错的编码及其 相应的其他技术（如反馈重传）来提高 整个系统的传输可靠性的方法。 信道编码概念小结： 目的：降低错误译码概率 PE。 对象：信息序列（设码元间彼此无关且 等概出现）

定理 7－4：每一个（n，k）线性分组码 都能纠正 2 n-k个错误图样。 定理 7－5：标准阵列中每个陪集的 2 k个 矢量都有相同的伴随式，且不同的陪集 有不同的伴随式

既约多项式：设 f(x)是次数大于 0 的多项 式，除了常数、常数与本身乘积以外， 不能再被域 F 上其他多项式除尽，则 f(x) 为 F 域上的既约多项式

定理 7－6：任一（n，k）线性分组码若要纠 正 t 个以内错误，其充要条件是 H 矩阵中任 何 2t 列线性无关。 定理 7－7：（n，k）线性分组码最小距离等 于 d0 的充要条件是 H 矩阵中任何 d0-1 列线 性无关

定义 7－1：如果两个整数 a，b 被模 m 除后有相同的余数 r，即： a=q1m+r，b=q2m+r 则称 a,b 对模 m 同余，记作 a≡b mod m。 否则称 a,b 对模 m 不同余，记作 a≡b mod m

信源编码：将信源输出的消息进行有效 变换，使其成为适合信道传输的符号序 列，且使该序列组成的新信源的剩余度 尽量减少

变换编码基本思想： 先对信源输出进行某种变换，将 其从一种信号表示空间变换为另一 种信号表示空间，使新的信号空间中 各信号分量相关性很小或互不相关， 然后再对变换后的分量进行编码，以 达到压缩数据的目的

定理 3-1：对于固定信道，平均互信息 I(X;Y) 是信源概率分布 p(x)的∩型凸函 数。 定理 3-2：对于固定信源分布，平均互信息 I(X;Y)是信道传递概率 p(y|x)的∪型凸函 数。 定理 3-3：设离散信道的输入序列 X＝ (X1X2…XN)通过信道传输，接收到的随机序 列为 Y=( Y1Y2…YN)，而信道的转移概率为 p(y∣x)