《通信集成电路设计》课程教学课件（PPT讲稿）代码编写技术

Chapter 1: Introduction From analog to digital Digital circuits and devices Design for IC The target of the text The arrangement of the text

VHDL与 Verilog HDL的对比 1.整体结构 VHDL Verilog HDL entity实体名 is module模块名(端口表ort(端口说明)输入/输出端口说明

 pn结模型  BJT型晶体管模型  MOS型晶体管模型  MOS型与BJT型晶体管的比较

第六章 Verilog的数据类型及逻辑系统 • 学习Verilog逻辑值系统 • 学习Verilog中不同类的数据类型 • 理解每种数据类型的用途及用法 • 数据类型说明的语法 第7章 结构描述(structural modeling) • 如何使用Verilog的基本单元(primitives) • 如何构造层次化设计 • 了解Verilog的逻辑强度系统 第8章 延时模型 学习内容： 1. 如何说明块延时 2. 如何说明分布延时 3. 如何说明路径延时 4. 怎样在模块中说明时序检查 5. 标准延时格式SDF（Standard Delay Format) 第九章 编译控制的使用 • 开发商提供的Verilog库 • 用Verilog库仿真 • Verilog源代码加密 • 其它仿真器相关的问题

用户定义数据类型 VHDL允许用户自行定义类型; 自定义类型的元素实际上全部来自预定义类型 用户定义类型必须在使用以前进行类型说明; 用户定义类型可以分为子类型、枚举类型和数 组3类;

 CMOS简单OTA  CMOS密勒OTA  CMOS对称OTA  CMOS折叠共源共栅OTA  其他运放

构造体语法要点 每个构造体必须属于一个实体; 每个构造体必须有一个名称: 通常可以根据描述方式起名: str rtl beh 构造体分为两部分: is- bigin:说明语句 bigin-end:并行语句;

 运算放大器的使用  两级运放的稳定性  极点分离  正零点的补偿  三级运放的稳定性

 电流镜  差分对  差分电压放大器和差分电流放大器