VHDL的构造体: architecture architecture arch name of entity_name is 说明部分 declarations and definitions. begin 语句部分 concurrent statement: end arch name
VHDL的构造体: architecture architecture arch_name of entity_name is 说明部分 declarations and definitions; begin 语句部分 concurrent statement; end arch_name;
构造体语法要点 每个构造体必须属于一个实体; 每个构造体必须有一个名称 通常可以根据描述方式起名 str rt beh 构造体分为两部分: is- bigin:说明语句; bigin-end:并行语句
构造体语法要点 每个构造体必须属于一个实体; 每个构造体必须有一个名称: 通常可以根据描述方式起名: str rtl beh 构造体分为两部分: is – bigin: 说明语句; bigin – end: 并行语句;
构造体的说明语句 type declarations 类型说明 signa| declarations;信号说明 constant declarations;常量说明 component declarations;元件说明 function definitions;函数说明 procedure definitions;过程说明
构造体的说明语句 type declarations; 类型说明 signal declarations; 信号说明 constant declarations; 常量说明 component declarations; 元件说明 function definitions; 函数说明 procedure definitions; 过程说明
构造体的并行语句 信号赋值语句数据流描述rt 元件例化语句结构描述str 进程语句行为描述beh 每条并行语句形成一个电路逻辑单元
构造体的并行语句 信号赋值语句 数据流描述rtl 元件例化语句 结构描述str 进程语句 行为描述beh 每条并行语句形成一个电路逻辑单元
构造体的其他语法要点 除了第一句和 begin句外,其余各句 均以分号结束 在每一部分中,各语句处于并列状态, 执行时不分先后次序 定义语句需要考虑使用的顺序
构造体的其他语法要点 除了第一句和begin句外,其余各句 均以分号结束; 在每一部分中,各语句处于并列状态, 执行时不分先后次序; 定义语句需要考虑使用的顺序
VHDL的数据对象 Signa信号 Constant常量 Variable变量 每个数据对象必须有特定的名称; 数据对象的命名规则与实体名相同;
VHDL的数据对象 Signal 信号 Constant 常量 Variable 变量 每个数据对象必须有特定的名称; 数据对象的命名规则与实体名相同;
VHDL的信号: signal 电路中端口、连接线的体现,具有具体物 理含义,在构造体内为全局变量 信号使用前必须先进行说明: 输入/输出信号在实体中说明 通用信号在包集合中进行说明; 模块内部信号在结构体内说明;
VHDL的信号:signal 电路中端口、连接线的体现,具有具体物 理含义,在构造体内为全局变量; 信号使用前必须先进行说明: 输入/输出信号在实体中说明; 通用信号在包集合中进行说明; 模块内部信号在结构体内说明;
信号说明语句基本格式 signal signal_name: signal_type, 信号名信号类型 1]: signal temp std_logic signal bus_a: std_logic_ vector (7 downto O) 注意:端口(输入/出)信号已在实体 中说明,在结构体中就不再说明;
信号说明语句基本格式 signal signal_name : signal_type; 信号名 信号类型 例:signal temp : std_logic; signal bus_a : std_logic_vector(7 downto 0); 注意:端口(输入/输出)信号已在实体 中说明,在结构体中就不再说明;
信号的赋值 在程序中采用“<=(赋值语句)进行: 信号名<=信号值(表达式); 195J: temp<=l: z<=x and not y d<=“0110″ 赋值号两边的信号原则上必须为相同类型; 信号可在构造体内、过程、进程内赋值 信号不能在函数内赋值;
信号的赋值 在程序中采用“<=”(赋值语句)进行: 信号名 <= 信号值(表达式); 例: temp<='1';z<=x and not y; d<=“0110”; 赋值号两边的信号原则上必须为相同类型; 信号可在构造体内、过程、进程内赋值; 信号不能在函数内赋值;
VHDL的常量: constant 根据说明所在的位置,可表现为全局或 局部常量; 常量必须在说明时赋值,所赋值与说明 的类型必须一致;常量一旦赋值就不能 在程序中通过语句更改; 常量不一定有硬件对应;常见的硬件对 应是固定的接地线或正电源
VHDL的常量: constant 根据说明所在的位置,可表现为全局或 局部常量; 常量必须在说明时赋值,所赋值与说明 的类型必须一致;常量一旦赋值就不能 在程序中通过语句更改; 常量不一定有硬件对应;常见的硬件对 应是固定的接地线或正电源