VHDL硬件描述语言 Very high speed integration circuits HDL 起源 1985年,美国国防部提出计划 1987年成为EE1076标准; 1993年进一步修订完善 是目前标准化程度最高,适应性最广的 HDL语言;
VHDL硬件描述语言 Very high speed integration circuits HDL 起源： 1985年，美国国防部提出计划； 1987年成为IEEE1076标准； 1993年进一步修订完善； 是目前标准化程度最高，适应性最广的 HDL语言；
VHDL硬件描述语言 Very high speed integration circuits HDL 特点: 全方位硬件描述一从系统到电路 多种描述方式适应层次化设计 数据类型丰富,语法严格清晰 串行和并行通用,物理过程清楚 与工艺结构无关,可用于各类EDA工具
VHDL硬件描述语言 Very high speed integration circuits HDL 特点： 全方位硬件描述—从系统到电路 多种描述方式—适应层次化设计 数据类型丰富，语法严格清晰 串行和并行通用，物理过程清楚 与工艺结构无关，可用于各类EDA工具
VHD描述形式 硬件电路模型 电路模块,具有外部接口和内部结构 74138 YON O ABc YiN O Y3N O YaN O C G2AN Y5N O C G2BN Y6N p YiN O 3: 8 DECODER -D YN VHDL:用于描述硬件的结构性程序, 采用文本文件编写;用程序模块表达硬 件模块:设定外部端口,设计内部结构
VHDL描述形式 硬件电路模型： 电路模块，具有外部接口和内部结构 VHDL：用于描述硬件的结构性程序， 采用文本文件编写；用程序模块表达硬 件模块：设定外部端口，设计内部结构
VHDL的程序结构 vHDL程序由模块构成,每个模块对应 于一个电路块 模块由三部分组成 库和包 library(设计资源) 实体 entity(外部端囗 构造体 architecture(内部结构)
VHDL的程序结构 VHDL程序由模块构成，每个模块对应 于一个电路块； 模块由三部分组成： 库和包 library（设计资源） 实体 entity （外部端口） 构造体 architecture（内部结构）
VHDL的程序示例 library ieee; use ieee std logic 1164.all entity inhibit is port(x, y: in std logic i 工NHIB工T z: out std logic); end inhibit: architecture rtl of inhibit is egIn z<=1 when x=1 and y=0 else"v0’; end rtl:
VHDL的程序示例 library ieee; use ieee.std_logic_1164.all; entity inhibit is port ( x,y: in std_logic ; z: out std_logic); end inhibit; architecture rtl of inhibit is begin z<='1' when x='1' and y='0' else '0'; end rtl;
简单的实体 entity entity-name is port(signal-name: mode signal-type; signal-name: mode signal-type) end entity-name;
简单的实体 entity entity-name is port (signal-name : mode signal-type; …… signal-name : mode signal-type); end entity-name;
比较复杂的实体 ENTITY实体名IS GENERIC语句; PORT语句; ( BEGIN 决断语句、过程调用、进程说明等) END实体名
比较复杂的实体 ENTITY 实体名 IS GENERIC语句； PORT语句； （BEGIN 决断语句、过程调用、进程说明等） END 实体名；
VHDL的实体: entity 要点 实体以 entity实体名is开始;以 end实体名;结束; 实体的主要内容为端囗(port)说明, 其中主要包括: 实体名、信号名、信号模式、信号类型
VHDL的实体： entity 要点： 实体以 entity 实体名 is 开始；以 end 实体名; 结束； 实体的主要内容为端口（port）说明， 其中主要包括： 实体名、信号名、信号模式、信号类型
实体名称和信号名称 每个实体在设计中对应一个电路模块, 实体中的每个信号在设计中对应模块的 个端口;实体名称和信号名称应具有 意义,方便记忆;名称不能重复使用 对模块进行编译时,文件名和项目名必 须与实体名相同
实体名称和信号名称 每个实体在设计中对应一个电路模块， 实体中的每个信号在设计中对应模块的 一个端口；实体名称和信号名称应具有 意义，方便记忆；名称不能重复使用； 对模块进行编译时，文件名和项目名必 须与实体名相同；
实体名称和信号名称 名称由英文字母和数字构成,英文字母 开头;可在名称中使用不连接的下划线 符号;字母不分大小写 不能与关键字冲突
实体名称和信号名称 名称由英文字母和数字构成，英文字母 开头；可在名称中使用不连接的下划线 符号_；字母不分大小写； 不能与关键字冲突