VHDL语言与数字集成 电路设计 电子科技大学 张鹰
VHDL语言与数字集成 电路设计 电子科技大学 张鹰
第一章概述 VHDL Very high speed integration circuits Hardware Description Language 种集成电路的硬件描述语言 用于进行数字集成电路的设计
第一章 概述 VHDL Very high speed integration circuits Hardware Description Language 一种集成电路的硬件描述语言； 用于进行数字集成电路的设计；
数字集成电路 数字逻辑电路,通常由基本门电路构成; 在一块半导体芯片上设计制作; 目前以CMOS工艺为主进行制备 在信息技术领城得到广泛的应用
数字集成电路 数字逻辑电路，通常由基本门电路构成； 在一块半导体芯片上设计制作； 目前以CMOS工艺为主进行制备； 在信息技术领域得到广泛的应用
数字集成电路的发展 从上世纪60年代开始发展,每3年 集成度与速度提高2倍。 从简单的门电路到复杂的数字系统 系统复杂程度急剧提高
从上世纪60年代开始发展，每3年 集成度与速度提高2倍。 从简单的门电路到复杂的数字系统， 系统复杂程度急剧提高。 数字集成电路的发展
数字集成电路的发展 ssI(1-20 gates)基本单元组合(P13) MSI(20-200)简单功能电路: 译码器、数据选择器、寄存器、讣数器 LSI(200-20万)小规模系统组件: 存储器、微处理器、可编程逻辑器件 VLSI(可达上亿)大型系统组件或小型系统 SOC: Systems on chip
SSI （1—20gates） 基本单元组合 （P.13） MSI（20—200） 简单功能电路： 译码器、数据选择器、寄存器、计数器 LSI（200—20万） 小规模系统组件： 存储器、微处理器、可编程逻辑器件 VLSI（可达上亿） 大型系统组件或小型系统 SOC：Systems on chip ! 数字集成电路的发展
数字集成电路的设计 器件 物理学 器件 复杂度递增 电子学 双晶体管电路 (反相器) 组合和时序逻辑电路 规则结构 VLSI子系统 ROM, RAM. PLA 加法器.乘法器 系统相关问题:可靠性,可制造性,可测试性 科目广度
数字集成电路的设计
数字集成电路的设计特点 电路复杂程度高,开发时间长 目标:短周期、低成本、高性能 方案:层次化、模块化、标准化 自顶至下的多层次设计:ToP-DoWN
电路复杂程度高，开发时间长； 目标：短周期、低成本、高性能 方案：层次化、模块化、标准化 自顶至下的多层次设计：TOP-DOWN 数字集成电路的设计特点
数字集成电路的设计层次 系统设计系统描述:芯片功能、性能、 成本、尺寸等 功能设计功能级描述:功能框图、时序 图等 逻辑设计逻辑描述:逻辑电路图 电路设计电路描述:电路图、门级网表 版图设计版图网表
系统设计 系统描述：芯片功能、性能、 成本、尺寸等 功能设计 功能级描述：功能框图、时序 图等 逻辑设计 逻辑描述：逻辑电路图 电路设计 电路描述：电路图、门级网表 版图设计 版图网表 数字集成电路的设计层次
设计交流的语言:HDL 采用文本形式进行程序设计,便于编写和修改 具有硬件特征的语句,可以描述数字系统的结 构、功能、行为和接口; 全面支持电路硬件的设计、验证、综合和测试 设计与具体工艺无关,适合于多层次设计 具有良好的开放性和并行设计能力、便于交流 保存共享
采用文本形式进行程序设计，便于编写和修改； 具有硬件特征的语句，可以描述数字系统的结 构、功能、行为和接口； 全面支持电路硬件的设计、验证、综合和测试； 设计与具体工艺无关，适合于多层次设计； 具有良好的开放性和并行设计能力、便于交流 保存共享。 设计交流的语言：HDL
个简单数字电路的设计描述 4位加法器标准模块:a+b+ci=s 3组输入,1组输出; add4 s40 3:0 b[3: 0]
一个简单数字电路的设计描述 4位加法器标准模块：a+b+ci=s 3组输入，1组输出；