一、HDL主要类型 二、什么是Verilog 三、Verilog历史 四、Verilog与VHDL的比较 五、Verilog的主要能力

第五章作业 1. 并行信号赋值语句有哪两种形式？请将两种 形式做比较。 2. VHDL中主要有哪几种延迟类型？它们有什 么区别？

第三章组合逻辑电路 3.1概述 3.2组合逻辑电路分析基础 3.3组合逻辑电路设计基础 3.4几种常用的组合逻辑组件 3.5利用中规模组件设计组合电路

第一章作业 1. Top_Down设计方法主要包括哪几个层 次？分别包含什么内容？ 2. 什么是IP核？学习VHDL与掌握IP核技 术的关系是什么？ 7. FPGA/CPLD的主要优缺点是什么？ ASIC的主要优缺点是什么？

一、 组合逻辑电路设计 二、时序逻辑电路设计

第二章门电路 2.1概述 2.2分离元件门电路 2.3TTL与非门 2.4其它类型的TTL门电路 2.5MOS门电路

第一章数字电路基础 1.1数字电路的基础知识 1.2基本逻辑关系 1.3逻辑代数及运算规则 1.4逻辑函数的表示法 1.5逻辑函数的化简

基本门电路的设计（采用数据流设计 ） 基本门电路表达简单逻辑关系，采用简单的赋值语句就能方 便地实现；没有必要采用更复杂的结构

工程坯流片 IC设计者在集成电路设计开发阶段，为了验证自己所 设计的集成电路是否成功，必须进行工程坯流片。 集成电路设计者自己进行工程坯流片时，往往一片晶 圆上只能验证一个设计项目（产品），而每次工程坯 流片FOUNDRY至少提供6-12片，制造出的芯片数量 将达到成千上万片，远多于设计阶段产品测试所需的 数量。如果设计成功，则可以将多余的芯片作为商品 出售，如果设计中存在问题，则所有芯片全部报废。 然而多数情况下，一个设计需要至少进行两次工程坯 流片才能成功，由此造成了极大人力和财力的浪费

时序电路的信号变化特点： 同步时序电路以时钟信号为驱动；电路内部信号的变化 （或输出信号的变化）只发生在特定的时钟边沿；其他时刻 输入信号的变化对电路不产生影响；