第10章C55x典型应用系统设计 10.1典型DSP板的硬件设计 10.2 CPLD电路模块设计 10.3DSP板测试程序 ■10.4综合设计实例1：自适应系统辨识 ■10.5综合设计实例2：数字式有源抗噪声耳罩 3
第10章 C55x典型应用系统设计 ◼10.1 典型DSP板的硬件设计 ◼10.2 CPLD电路模块设计 ◼10.3 DSP板测试程序 ◼10.4 综合设计实例1: 自适应系统辨识 ◼10.5 综合设计实例2: 数字式有源抗噪声耳罩 3
10.1典型DSP板的硬件设计 ■10.1.1概述 ■10.1.2基本电路模块 ■10.1.3 FLASH电路模块 ■10.1.4 SDRAM电路模块 ■10.1.5数模转换电路 ■10.1.6SD卡接▣电路 ■10.1.7USB接口电路 ■10.1.8自启动电路模块 4
10.1 典型DSP板的硬件设计 ◼ 10.1.1 概述 ◼ 10.1.2基本电路模块 ◼ 10.1.3 FLASH电路模块 ◼ 10.1.4 SDRAM电路模块 ◼ 10.1.5 数模转换电路 ◼ 10.1.6 SD卡接口电路 ◼ 10.1.7 USB接口电路 ◼ 10.1.8 自启动电路模块 4
10.1典型DSP板的硬件设计 10.1.1概述 基于TMS320VC5509A的通用数字信号处理板： ●包括VC5509A芯片、复位电路、时钟电路、JTAG接 口电路以及电源电路等基本电路模块。 ●通过EMF外扩了FLASH、SDRAM等存储器模块。 ●通过McBSP0,McBSP1和I2C外扩2片TLV320AIC23B, 使该系统具有4路模拟输入和4路模拟输出。 参考：实验箱电路原理图 5
10.1 典型DSP板的硬件设计 10.1.1 概述 基于TMS320VC5509A的通用数字信号处理板: ⚫包括VC5509A芯片、复位电路、时钟电路、JTAG接 口电路以及电源电路等基本电路模块。 ⚫通过EMIF外扩了FLASH、SDRAM等存储器模块。 ⚫通过McBSP0,McBSP1和I2C外扩2片TLV320AIC23B, 使该系统具有4路模拟输入和4路模拟输出。 5 参考: 实验箱电路原理图
SDRAM FLASH A寄存器 拨码开关 复位电路 SW1 MMC/SD EMIF MMC/SD CPLD LED灯 SD2 其它数字 USB I/O接口 接口电路 USB 模拟输入1 拨码开关 GPIO McBSPO AIC23B(0) 模拟输入2 SW2 →模拟出1 模拟输出2 时钟电路 I2C JTAG接口 TMS320 模拟输入3 VC5509A McBSP1 AIC23B(1) 模拟输入4 →模拟犄出3 模拟输出4 参考：实验箱电路原理图 3.3V1.6V 5V 电源变换电路 6
MMC/SD 卡 时钟电路 TMS320 VC5509A USB 接口电路 USB JTAG接口 GPIO I2C McBSP0 McBSP1 AIC23B(0) AIC23B(1) SDRAM CPLD 复位电路 FLASH FHA寄存器 模拟输入1 模拟输入2 模拟输出1 模拟输出2 EMIF 电源变换电路 5V 3.3V 1.6V 其它数字 I/O接口 模拟输入3 模拟输入 4 模拟输出3 模拟输出 4 拨码开关 SW1 LED灯 拨码开关 SW2 SD2 MMC/SD 6 参考: 实验箱电路原理图
10.1.2基本电路模块 参考：图9-8TPS767D301双路电源 1.电源电路 '%= 1+ R =1.1834 285 5V REF R 210 ≈1.6N 5 NNI RSTI 28 1.6V 6 R475K R2210K NNI 24 OUTI 23 w OUTI EN1 3 25 Vref=1.1834V 1GND FB1/SE 5V 11 IN2 12 RST2 22 PWR RSTn PWR RSTn 18 3.3V IN2 OUT2 17 10 OUT2 EN2 5V 3.3V 9 R9270K 2GND (推荐R2=30.1k2, R36 R34 TPS767D301 可调电压1.5w5.5V)1K C25 DS2 DS3 1OuF 1OuF 0.1uF 7
1. 电源电路 10.1.2基本电路模块 R9 270K + C5 10uF C25 0.1uF R4 75K R2 210K C21 0.1uF + C1 10uF R36 1 K R34 1 K DS2 DS3 PWR_RSTn 5 V 3.3V 5 V 5 V 3.3V 3.3V 1.6V 1.6V PWR_RSTn RST1 2 8 1GND 3 FB1/SE 2 5 EN1 4 OUT1 2 4 IN1 5 OUT1 2 3 IN1 6 RST2 2 2 2GND 9 EN2 1 0 OUT2 1 8 IN2 1 1 OUT2 1 7 IN2 1 2 U 1 TPS767D301 参考:图9-8 TPS767D301双路电源 4 0 2 1.1834 1.6 285 1 21 = V 0 REF R V V R = + Vref=1.1834V 7 (推荐R2=30.1kΩ, 可调电压1.5~5.5V)
3.3V 参考：图9-10 手动复位电路 t=-RCIn(1- 2.复位电路 R24 3.3V 由Vc=1.5V,Vcc=3.3V, 100K U8 得：606ms,确保完全复位 S1 2 2 4 BTN RST BTN RST 送CPLD产生 BUTTON C14 SN74AHC1G14 复位 Y=A 单施密特反相器芯片SN74AHC1G14 3.时钟电路 X2 c29 NC Vcc GND C27 ,尺12MHZ XI 9
2.复位电路 + C14 10uF R24 100K 3.3V 1 2 S1 BUTTON BTN_RST BTN_RST 3.3V 2 4 5 3 U 8 SN74AHC1G14 X2 X1 2 1 Y 1 12MHz C27 12 pF C29 12 pF 3.时钟电路 Y = A 单施密特反相器芯片SN74AHC1G14 9 参考:图9-10 手动复位电路 由 Vc=1.5v, Vcc=3.3v, 得:606ms,确保完全复位 ln C CC V t (1 ) V = − − RC 送CPLD产生 复位
10.1.3 FLASH电路模块 S29AL008D:8M bit (1Mx8Bit,512K x16Bit) 1为字模式 CMOS Flash U6 R14 FRSTn 12 46 FRSTn RST VSS FOEn 28 27 10K FOEn OE FWEn 11 VSS 9 FWEn FCEn 26 WE NC 10 FLASH CEI FCEn CE NC BYTEn 47 13 BYTE NC Al13.01 D15.01 Af13.0 Al 25 15.0] A3:1] 14 A0 NC A2 24 15 RY/BY A3 23 Al 29 DO 22 A2 A4 DQ0 31 DI 21 A3 DQ1 A5 33 D2 参考图9-16 A6 20 A4 DQ2 35 D3 A5 DQ3 C5509APGE与 A7 19 38 D4 A6 DQ4 A8 18 40 D5 S29AL008D连 A9 A7 DQ5 8 42 D6 A8 DQ6 A10 7 44 D7 接示意图 A9 A11 DQ7 6 30 D8 A12 A10 DQ8 5 32 D9 A13 DQ9 4 A11 34 D10 CPLD实现 A12 FA13 DQ10 3 36 DI1 FA13 DQ11 FA14 2 A13 39 D12 的FLASH FA14 FA15 A14 DQ12 1 41 D13 FA15 FA16 A15 DQ13 高位地址扩 48 43 D14 FA16 A16 DQ14 FA17 17 45 D15 3.3V 展寄存器 FA17 A17 DQ15/A-1 FA18 16 37 FA18 A18 VCC 10
10.1.3 FLASH电路模块 FOEn FWEn R14 10K A 1 A 2 A 3 A 4 A 5 A 6 A 7 A 8 A 9 A10 A11 A12 A13 A[13..0] D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 D 8 D 9 D10 D11 D12 D13 D14 D15 D[15..0] A 0 2 5 A 1 2 4 A 2 2 3 A 3 2 2 A 4 2 1 A 5 2 0 A 6 1 9 A 7 1 8 A 8 8 A 9 7 A10 6 A11 5 A12 4 A13 3 A14 2 A15 1 A16 4 8 A17 1 7 A18 1 6 DQ0 2 9 DQ1 3 1 DQ2 3 3 DQ3 3 5 DQ4 3 8 DQ5 4 0 DQ6 4 2 DQ7 4 4 DQ8 3 0 DQ9 3 2 DQ10 3 4 DQ11 3 6 DQ12 3 9 DQ13 4 1 DQ14 4 3 DQ15/A-1 4 5 N C 9 N C 1 0 N C 1 3 N C 1 4 VSS 4 6 VSS 2 7 RY/BY 1 5 RST 1 2 W E 1 1 C E 2 6 O E 2 8 BYTE 4 7 VCC 3 7 U 6 AM29LV800 FRSTn BYTEn FA13 FA14 FA15 FA16 FA17 FA18 FCEn FOEn FWEn FCEn FRSTn 3.3V 3.3V A[13..0] D[15..0] FA18 FA17 FA16 FA15 FA14 FA13 10 S29AL008D: 8M bit (1Mx8Bit, 512K x16Bit) CMOS Flash 1为字模式 参考图 9-16 C5509A PGE与 S29AL008D连 接示意图 A[13:1] CPLD实现 的FLASH 高位地址扩 展寄存器 FLASH CE1
10.1.4 SDRAM电路模块 LDQM,UDQM☒ A[13.0 A1301 D15.01 D15.0] 些信号线是为了实 U3 HY57V641620 现字节访问和半字 23 2 A0 DO DQO 访问，LDQM控制 A2 24 4 A3 Al DQI DI A0与A14在 25 5 D2 低八位，UDQM控 A2 A4 26 DQ2 7 D3 A5 A3 DQ3 制高八位，这样当 EMIF中异或 29 8 D4 A4 DQ4 A6 30 10 D5 要按字节写的时候， A5 DQ5 输出，A0不用 A7 31 11 D6 就把高八位屏蔽掉。 A6 DQ6 A8 32 A7 13 D7 DQ7 (A0=0),则该引 A9 33 42 D8 字节使能位 A1034 A8 DQ8 44 A1235 A9 D9 DQ9 脚就是A14 A11 45 D10 BEOn,BE1n DQ10 A1320 Auto- 47 DIL 3.3V BAO DQ11 A0 21 48 D12 BAI SDA10n 22 PrechargeDQ12 50 D13 SDA10n A10/AP DQ13 51 D14 BEOn 15 DQ14 53D15 R38 BEOn LDQM DQ15 SDWEn 16 SDWEn SDCASn WE 17 CAS 39 BEln 10K SDCASn UDQM SDRASn 18 38 CLKMEM BEIn SDRASn CEOn CLK LKMEM 19 RAS 37 CEOn Cs CKE CKE 46 VSSQ 33V 占用CE0,CE1 52 VSSQ VDD 6 14 VSSQ VDD 参考图9-19C55x 两个CE空间 12 27 VSSQ VDD 28 9 VSS VDDQ 与64M位(4M×16 41 3 CE1空间与 VSS VDDQ 54 49 VSS VDDQ SDRAMI的连接图 36 43 FLASH复用 NC 40 VDDQ NC 相同芯片Y57V641620
10.1.4 SDRAM电路模块 VDD 1 DQ0 2 DQ1 4 DQ2 5 VDDQ 3 VSSQ 6 DQ3 7 DQ4 8 VDDQ 9 DQ5 1 0 DQ6 1 1 VSSQ 1 2 DQ7 1 3 VDD 1 4 LDQM 1 5 W E 1 6 CAS 1 7 RAS 1 8 C S 1 9 BA0 2 0 BA1 2 1 A1 0/AP 2 2 A 0 2 3 A 1 2 4 A 2 2 5 A 3 2 6 VDD 2 7 VSS 2 8 A 4 2 9 A 5 3 0 A 6 3 1 A 7 3 2 A 8 3 3 A 9 3 4 A1 1 3 5 N C 3 6 CKE 3 7 CLK 3 8 UDQM 3 9 N C 4 0 VSS 4 1 DQ8 4 2 VDDQ 4 3 DQ9 4 4 DQ1 0 4 5 VSSQ 4 6 DQ1 1 4 7 DQ1 2 4 8 VDDQ 4 9 DQ1 3 5 0 DQ1 4 5 1 VSSQ 5 2 DQ1 5 5 3 VSS 5 4 U 3 HY57V641620 A[1 3 ..0 ] A 1 A 2 A 3 A 4 A 5 A 6 A 7 A 8 A 9 A1 0 SDA10 n A1 2 A1 3 A 0 D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 D 8 D 9 D1 0 D1 1 D1 2 D1 3 D1 4 D1 5 D[1 5 ..0 ] 3 .3 V BE0n SDWEn SDCASn SDRASn CE0n BE1n CLKMEM CKE R38 10K 3 .3 V A[1 3 ..0 ] D[1 5 ..0 ] SDA10 n BE0n SDWEn SDCASn SDRASn CE0n BE1n CLKMEM 11 参考图9-19 C55x 与64M位(4M×16) SDRAM的连接图 A0与A14在 EMIF中异或 输出, A0不用 (A0=0),则该引 脚就是A14 LDQM，UDQM这 些信号线是为了实 现字节访问和半字 访问，LDQM控制 低八位，UDQM控 制高八位，这样当 要按字节写的时候， 就把高八位屏蔽掉。 字节使能位 BE0n, BE1n AutoPrecharge 占用CE0, CE1 两个CE空间 CE1空间与 FLASH复用 相同芯片HY57V641620 占用两个空间 和
10.1.5数模转换电路 x1~x4为线性电压输入端： y1~y4为线性电压输出端 CLKRO BCLK TLV320 CLKXO AIC23B(0) x1 McBSPO FSXO LRCIN x2 FSRO LRCOUT y1 DXO DIN ·y2 DRO DOUT MODE 下拉 ℃模块 SDA SDIN cs 下拉 SCL SCLK CS=0:地址0011010 TMS320VC5509A MODE-0 LQFP封装 选择2线模式 参考图9-29 TLV320 McBSP和 SCLK AIC23B(1) X3 AIC23B的数 SDIN x4 据接口接线 CLKRI BCLK y3 图（两AIC23B y4 为主模式) FSX1 LRCIN FSR1 LRCOUT cs 上拉 McBSP1 DXI DIN MODE 下拉 DR1 DOUT CS=1: 地址0011011
TLV320 AIC23B(1) CLKX1 DR1 DX1 FSX1 TMS320VC5509A LQFP封装 SCLK SDIN FSR1 CLKR1 CLKX0 DOUT DIN DR0 DX0 FSX0 LRCOUT BCLK SCLK SDIN FSR0 CLKR0 McBSP0 SCL SDA McBSP1 I C2 模块 TLV320 AIC23B(0) MODE CS x1 x2 y1 上拉 下拉 下拉 下拉 DOUT DIN BCLK MODE CS LRCIN LRCOUT LRCIN y2 x3 x4 y3 y4 10.1.5 数模转换电路 13 MODE=0 选择2线模式 CS=0: 地址0011010 CS=1: 地址0011011 x1~x4为线性电压输入端; y1~y4为线性电压输出端 参考图9-29 McBSP和 AIC23B的数 据接口接线 图(两AIC23B 为主模式) 表9-21 数字音频接口格式(地址：0000111)寄存器的位MS=1
10.1.8自启动电路模块 系统复位时，程序会自动跳转到0xFF8000处运行，在这里固化着出 厂时的引导程序。这段程序中系统会读取GPIO03的状态，然后确 定引导方式： 表10-1GPIO引脚与系统上电引导方式表 GPIOO GPIO1 GPIO2 GPIO3 说明 0 来自于Mcbsp0的串行EEPROM引导方 式（24bit地址) 0 USB接▣引导方式 1 EHPI(多元引导)方式 EPI(非多元导)方式 来自于外部16bt异步内存的引导方式 0 来自于Mcbsp0的串行EEPROM引导方 式（16bit地址) 0 并行EMF导方式16bit异步内在) 0 1 1 来自MIcbsp(0同步串行引导方式(16bit数据 1 1 来自Mcbsp0同步串行引导方式(8bit数据) 17
10.1.8 自启动电路模块 17 表10-1 GPIO引脚与系统上电引导方式表 GPIO0 GPIO1 GPIO2 GPIO3 说明 0 1 0 0 来自于Mcbsp0的串行EEPROM引导方 式（24bit地址） 0 0 1 0 USB接口引导方式 0 1 0 1 EHPI（多元引导）方式 0 0 1 1 EHPI（非多元引导）方式 1 0 0 0 来自于外部16bit异步内存的引导方式 1 1 0 0 来自于Mcbsp0的串行EEPROM引导方 式（16bit地址） 1 1 1 0 并行EMIF引导方式(16bit异步内存) 1 0 1 1 来自Mcbsp0同步串行引导方式(16bit数据) 1 1 1 1 来自Mcbsp0同步串行引导方式(8bit数据) 系统复位时, 程序会自动跳转到0xFF8000处运行, 在这里固化着出 厂时的引导程序。这段程序中系统会读取GPIO0~3的状态, 然后确 定引导方式：