第三章12位，100兆DAC各部分的设计和仿真 图3.1为本文设计的DAC的结构图，它包括电流源阵列、偏置电路、开关电 路、Latch阵列、延时单元、译码电路、输入寄存器。 由于本文采用1.8供电电压，所以选用25Ω负载电阻，预算在负载上压降为 0.5v,则满幅电流Io=20m4 1a≈5u4 1s-2P-1 下面分别对DAC的各部分进行设计和分析。 3.2电流源单元 电流源的设计是影响DAC静态和动态特性的重要因素。电流源晶体管的面 积直接影响单位电流的标准偏差，而限制NL,DNL的特性，同时也会影响电路 的动态特性；电流源的输出电阻也会影响NL,DNL等静态特性以及电路的 SNDR,SFDR等动态特性。 1)电流源晶体管的设计 由于芯片制造过程中的一些随机或非随机因素，使版图上完全匹配的MOS 电流源，在实际芯片中也存在着匹配误差。为了使这些误差在DAC精度允许的 范围内，就必须仔细设计电流源晶体管的尺寸。[1]，2] 可以看出，对于MOS电流镜，电流源的失配主要包括阀值电压的失配和B 系数失配。因此，两个匹配电流源的相对误差（△1/1)的标准差可以表示为 21= 462n+62p1B (Vas-V,) 其中，o,是两个晶体管阀值电压误匹配△M（△M=%-%2）的标准差， 且有 (V) √WL 农第三章 12 位，100 兆 DAC 各部分的设计和仿真 12 图3.1为本文设计的DAC的结构图，它包括电流源阵列、偏置电路、开关电 路、Latch 阵列、延时单元、译码电路、输入寄存器。 由于本文采用1.8v供电电压，所以选用25Ω 负载电阻，预算在负载上压降为 0.5v，则满幅电流 20 tot I = mA 12 5 2 1 tot LSB I I = ≈ uA − 下面分别对 DAC 的各部分进行设计和分析。 3.2 电流源单元 电流源的设计是影响 DAC 静态和动态特性的重要因素。电流源晶体管的面 积直接影响单位电流的标准偏差，而限制 INL，DNL 的特性，同时也会影响电路 的动态特性；电流源的输出电阻也会影响 INL，DNL 等静态特性以及电路的 SNDR，SFDR 等动态特性。 1）电流源晶体管的设计 由于芯片制造过程中的一些随机或非随机因素，使版图上完全匹配的 MOS 电流源，在实际芯片中也存在着匹配误差。为了使这些误差在 DAC 精度允许的 范围内，就必须仔细设计电流源晶体管的尺寸。[1],[2] 可以看出，对于 MOS 电流镜，电流源的失配主要包括阀值电压的失配和β 系数失配。因此，两个匹配电流源的相对误差（ΔI I/ ）的标准差可以表示为 2 2 2 / / 4 ( ) Vt I I V V GS t β β σ σ σ Δ Δ Δ = + − 其中，σ ΔVt 是两个晶体管阀值电压误匹配ΔVt （ΔVt Vt Vt = −1 2 ）的标准差， 且有 Vt Vt A WL σ Δ = （V）