在前面九章学习的基础上,通过本章十个阶段的练习,一定能逐步掌握 Verilog hdl设计的 要点。我们可以先理解样板模块中每一条语句的作用,然后对样板模块进行综合前和综合后 仿真,再独立完成每一阶段规定的练习。当十个阶段的练习做完后,便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然,复杂的数 字逻辑系统的设计和验证,不但需要系统结构的知识和经验的积累,还需要了解更多的语法 现象和掌握高级的 Verilog hdl系统任务,以及与C语言模块接口的方法(即PLI),这些已 超出的本书的范围。有兴趣的同学可以阅读 Verilog语法参考资料和有关文献,自己学习, 我们将在下一本书中介绍 Verilog较高级的用法

一、单项选择题(每题1分,每题只有一个正确答案。) 1、甲公司2000年起采用账龄分析法计提坏账准备,2000年末应收账款余额500万元,其中 未到期应收账款200万元,计提准备比例为1%,逾期应收账款300万元,计提准备比例5%; 2001年上半年确认损失3万元,下半年收回已作为坏账损失处理的应收账款2万元,2001年末应 收账款余额600万元,其中未到期应收账款200万元,逾期应收账款400万元,计提准备比例同

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