6-1 FIR数字滤波器的性质 6-2 FIR滤波器的窗函数设计 6-3 FIR滤波器频率采样法设计 6-4 FIR滤波器的等波纹优化设计

通信与信息工程系 综合、设计性实验指导书 课程名称:可编程ASIC原理 实验项目名称:数字钟设计 一、实验目的与要求: (1)、使用VHDL语言或 Verilog语言设计数字钟。 (2)、正确选择实验箱的工作模式。 (3)、正确配置FPGA的引脚。 (4)、实验前预习数字钟原理

一、 使用HDL设计的先进性 二、Verilog的主要用途 三、 Verilog的历史 四、如何从抽象级(levels of abstraction)理解 五、电路设计 六、Verilog描述 – 逻辑仿真算法 – 如何启动Verilog-XL和NC Verilog仿真器 – 如何显示波形 1. 进一步学习Verilog的结构描述和行为描述 2. Verilog混合（抽象）级仿真 1. 理解Verilog中使用的词汇约定 2. 认识语言专用标记(tokens) 3. 学习timescale

一、 使用HDL设计的先进性 二、Verilog的主要用途 三、 Verilog的历史 四、如何从抽象级(levels of abstraction)理解 五、电路设计 六、Verilog描述 – 逻辑仿真算法 – 如何启动Verilog-XL和NC Verilog仿真器 – 如何显示波形 1. 进一步学习Verilog的结构描述和行为描述 2. Verilog混合（抽象）级仿真 1. 理解Verilog中使用的词汇约定 2. 认识语言专用标记(tokens) 3. 学习timescale

一、线性相位FIR滤波器的性质 二、窗函数法设计FIR滤波器 三、频率取样法设计线性相位FIR滤波器 四、线性相位FIR滤波器的优化设计

5.1 MSI构成的时序逻辑电路 5.1.1 寄存器和移位寄存器 5.1.2 计数器 5.1.3 移位寄存器型计数器 5.2 时序逻辑电路的分析方法 5.2.1 同步时序逻辑电路的分析方法 5.2.2 异步时序逻辑电路的分析方法 5.3 同步时序逻辑电路设计方法 5.3.1 用SSI设计同步时序逻辑电路 5.3.2 用MSI设计同步时序逻辑电路

一、连续时间信号的抽样 二、带通信号的抽样 三、模拟低通滤波器设计 四、模拟高通、带通、带阻滤波器设计 五、反混叠滤波器设计 六、A/D转换器 七、D/A转换器 八、重构滤波器设计

3.1 由基本逻辑门构成的组合电路的分析和设计 3.1.1 组合电路的一般分析方法 3.1.2 组合电路的一般设计方法 3.2 MSI构成的组合逻辑电路 3.2.1 自顶向下的模块化设计方法 3.2.2 编码器 3.2.3 译码器 3.2.4 数据选择器 3.2.5 数据分配器 3.2.6 算术运算电路 3.2.7 数值比较器 3.3 组合电路设计举例: 算术逻辑单元(ALU) 3.4 组合逻辑电路中的冒险 3.4.1 产生冒险的原因 3.4.2 消去冒险的方法

实验一：集成逻辑门电路的测试与使用 实验二：组合逻辑电路的设计 实验三：时序逻辑电路的设计 实验四：脉冲信号的产生与变换 实验五：A/D 和 D/A 转换器及其应用 实验六：序列信号发生器的设计（设计性）

6.3同步时序逻辑电路的设计 注:只要求用门电路和触发器设计同步时序逻辑电路 6.3.1一般设计步骤(分析的逆过程) 1、画出原始状态图确定电路的输入、输出变量,以及电路应当包括的状态个数,状态转换 2、状态图化简合并等价状态等价状态:输入相同的情况下→输出相同、次态也相同