第7章数据流模型化 本章讲述 Verilog HDL语言中连续赋值的特征。连续赋值用于数据流行为建模:相反,过 程赋值用于(下章的主题)顺序行为建模。组合逻辑电路的行为最好使用连续赋值语句建模

第5章门电平模型化 本章讲述 Verilog HDL为门级电路建模的能力,包括可以使用的内置基本门和如何使用它 们来进行硬件描述

第4章表达式 本章讲述在 Verilog HDL中编写表达式的基础。 表达式由操作数和操作符组成。表达式可以在出现数值的任何地方使用

在前面九章学习的基础上,通过本章十个阶段的练习,一定能逐步掌握 Verilog hdl设计的 要点。我们可以先理解样板模块中每一条语句的作用,然后对样板模块进行综合前和综合后 仿真,再独立完成每一阶段规定的练习。当十个阶段的练习做完后,便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然,复杂的数 字逻辑系统的设计和验证,不但需要系统结构的知识和经验的积累,还需要了解更多的语法 现象和掌握高级的 Verilog hdl系统任务,以及与C语言模块接口的方法(即PLI),这些已 超出的本书的范围。有兴趣的同学可以阅读 Verilog语法参考资料和有关文献,自己学习, 我们将在下一本书中介绍 Verilog较高级的用法

通信与信息工程系 综合、设计性实验指导书 课程名称:可编程ASIC原理 实验项目名称:数字钟设计 一、实验目的与要求: (1)、使用VHDL语言或 Verilog语言设计数字钟。 (2)、正确选择实验箱的工作模式。 (3)、正确配置FPGA的引脚。 (4)、实验前预习数字钟原理

PLD 主要厂商 Altera 公司设计的 EDA 工具，得到广泛应用； 可采用原理图输入和文本输入等多种设计输入方式； 可支持 VHDL、Verilog HDL、AHDL 等多种硬件设计语言； 可进行编辑、编译、仿真、综合、芯片编程等设计全过程操 作； 符合工业标准，能在各类设计平台上运行；

第1章 VLSI概论 第1部分 硅片逻辑 第2章 MOSFET逻辑设计 第3章 CMOS集成电路的物理结构 第4章 CMOS集成电路的制造 第5章 物理设计的基本要素 第2部分 从逻辑到电子电路 第6章 MOSFET的电气特性 第7章 CMOS逻辑门电子学分析 第8章 高速CMOS逻辑电路设计 第9章 CMOS逻辑电路的高级技术 第3部分 VLSI系统设计 第10章 用Verilog硬件描述语言描述系统 第11章 常用的VLSI系统部件 第12章 CMOS VLSI引运算电路 第13章 存储器与可编程逻辑 第14章 系统级物理设计 第15章 VLSI时钟和系统设计 第16章 VLSI电路的可靠性与测试

基本原则之一：面积和速度的平衡与互换； 基本原则之二：硬件原则； 基本原则之三：系统原则； 基本原则之四：同步设计原则； 基本设计思想与技巧之一：乒乓操作； 基本设计思想与技巧之二：串并转换； 基本设计思想与技巧之三：流水线操作； 基本设计思想与技巧之四：数据接口的同步方法； 常用模块之一：RAM; 常用模块之二：全局时钟资源与时钟锁相环； 常用模块之三：全局复位/置位信号； 常用模块之四：高速串行收发器。 HDL语言的层次含义； ·Coding Style的含义； ·结构层次化编码； ·模块的划分的技巧； 比较判断语句case和if...else的优先级； 慎用锁存器(Latch); ·使用Pipelining方法优化时序； 模块复用与Resource Sharing; 逻辑复制； 香农扩展； 信号敏感表； 复位逻辑； FSM设计的一般型原则； 用Verilog语言设计FSM的技巧； ·CPLD原理与设计方法