6.1前言 6.2运算器模块 6.3寄存器堆模块 6.4指令部件模块 6.5内存模块 6.6总线缓冲模块 6.7微程序控制模块 6.8启停和时序模块 6.9控制台控制模块 6.10与PC机串行口通讯模块

5.1存储器系统基本知识 5.2系统扩展概述 5.3访问外部程序、数据存储器的时序

一、例题精选 【例题12.1】试画出图示梯形图中YO的动作时序图

11.1双稳态触发器 11.2寄存器 11.3计数器 11.4555定时器 11.6数模和模数转

22.1双稳态触发器 22.2寄存器 22.3计数器 22.4单稳态触发器 22.5多谐振荡器

22.1双稳态触发器 22.2寄存器 22.3计数器 22.455定时器及其应用 22.5应用举例

1.基本逻辑门电路 2.组合逻辑门电路的分析与设计 3.组合逻辑电路 时序逻辑电路

第一章VHDL的程序结构和软件操作 1-1 VHDL程序的基本结构 1-2软件操作—Max+plusⅡ的操作 第二章 VHDL语言要素 第三章 VHDL顺序语句 第四章 VHDL并行语句 4.1 并行语句概述 4.2 并行信号赋值语句 4.3 进程语句（process） 4.4 元件例化语句 4.5 生成语句（for-generate） 第五章 组合逻辑电路的设计和分析 5.1 概述 5.2 编码器 5.3 译码器 5.4 简单数字显示系统 5.5 其它 第六章 时序逻辑电路的设计和分析 6.2 触发器 6.3 计数器 6.4 分频器 6.5 寄存器 6.1 概述

教学内容： 1．芯片引脚定义、内部结构 2．I/O口（P0、P1、P2、P3）的结构与功能 3．存储器系统 4．MCS-51外部存储器连接 5．MCS-51外部存储器连接 6．复位电路、运行方式 2.1 内部结构和引脚功能 2.2 输入/输出(I/O)口 2.3 存储器系统 2.4 MCS-51外部存储器的连接 2.5 操作时序 2.6 复位及复位电路 2.7 节电运行状态和掉电运行状态

一、ABEL语言逻辑方程设计法 逻辑方程是ABEL源文件描述逻辑设计 的一种方法。它既可进行组合逻辑设计, 也可进行时序逻辑设计,但有时不如真值 表和状态图逻辑设计简单、易懂 但任何一种逻辑描述方式,经EDA软件 编译后,都会变成逻辑方程的形式