计算机组成原理实验(二)
计算机组成原理实验（二）
第六章FD-CEs实验台功能模块介绍 61前言6.6总线缓冲模块 62运算器模块67微程序控制模块 63寄存器堆模块68启停和时序模块 64指令部件模块69控制台控制模块 65内存模块 6,10与Pc机串行口通讯模块
第六章 FD-CES实验台功能模块介绍 6.1 前言 6.6 总线缓冲模块 6.2 运算器模块 6.7 微程序控制模块 6.3 寄存器堆模块 6.8 启停和时序模块 6.4 指令部件模块 6.9 控制台控制模块 6.5 内存模块 6.10 与PC机串行口通讯模块
61前言 FD-CEs为实验者开发调试一台实验 计算机提供了一系列功能模块,这里逐 介绍它们的组成和使用
6.1 前言 FD-CES为实验者开发调试一台实验 计算机提供了一系列功能模块，这里逐一 介绍它们的组成和使用
62运算器模块 运算器模块(ALU)主要由累加器A(74198)运算器 ALU(4181x2)、累加器暂存器AcT(74377)、暂 存器TMP(74373)、输出缓冲器 BUFFER(74245), 以及进位产生线路、累加器判零线路等构成。 为便于构造不同的运算器结构,该模块在累加器 的输入端、累加器暂存器的输入端,以及输出缓冲器 BUFFER的输入端,都设有数据通路选择开关
6.2 运算器模块 运算器模块(ALU)主要由累加器A(74198)运算器 ALU(74181x2)、累加器暂存器ACT(74377)、暂 存器TMP(74373)、输出缓冲器BUFFER(74245)， 以及进位产生线路、累加器判零线路等构成。 为便于构造不同的运算器结构，该模块在累加器 的输入端、累加器暂存器的输入端，以及输出缓冲器 BUFFER的输入端，都设有数据通路选择开关
1.运算器模块逻辑框图和符号说明 图6-1是运算器模块逻辑框图 运算器模块符号说明 KAH KAI累加器A的输入选择开关 置左,输入来自IDB (简称KA) 置右,输入来自AIU KBH、KBL缓冲器BUF的输入选择开关置左输入来自A (简称KB) 置右,输入来自ALU KCH、KCL暂存器ACT的输人选择开关置左,输人来自IDB (简称KC) 置右,输入来自A CG ACT的接数控制电平 低电平有效 CC ACT的接数控制脉冲 电平正跳有效 TMP的接数控制 高电平有效 OT TMP的输出控制 低电平有效 OB BUFFER的输出控制 低电平有效
1. 运算器模块逻辑框图和符号说明 图6-1是运算器模块逻辑框图
SLsR分别为A的右移人、左移入 A7,A0分别为的最高位和最低位输出 SA,sB进位输入选择 (见453器件介绍) P2P进位输入源 高电平有效 进位触发器的接数脉冲电平正跳有效 进位触发器输出 为零触发器的接数脉冲电平正跳有效 为零触发器的数据输人D0=“1“表示累加器A为全零 为零触发器输出
44 OT-OE 741 73 t91615129652 347131417 DIR L11213 1617I8 122182022ls 921221820221s 〔17)75 CL18)7S181 XRH KH 13111D orr41311 s 龍 MAL 74LS了4 ZD 2111715975:S (L2 :0 经 74LSI9 21164o64x L选 13 74s 图6-1运算器模块
图6-1 运算器模块
2.运算器模块的组成和工作原理 该模块主要由算术逻辑单元ALU、累加器A,累加器暂存 器ACT,暂存器TMP、缓冲器 BUFFER以及进位产生线路和 累加器A判零线路等组成。 算术逻辑ALU是由两片7418117、U18)构成,它是运 算器的核心。它可以对两个8位二进制数进行多种算术或逻辑 运算,具体由74181的功能控制条件M,S3,S2,S1,S决 定。两个参加运算的数分别来自Ac和TMP(或R),运算结果 可以直接送到累加器A或经 BUFFER送到累加器A,以便进行 移位操作或参加下次运算
2. 运算器模块的组成和工作原理 该模块主要由算术逻辑单元ALU、累加器A，累加器暂存 器ACT，暂存器TMP、缓冲器BUFFER以及进位产生线路和 累加器A判零线路等组成。 算术逻辑ALU是由两片74181(U17、U18)构成，它是运 算器的核心。它可以对两个8位二进制数进行多种算术或逻辑 运算，具体由74181的功能控制条件M，S3，S2，S1，S0决 定。两个参加运算的数分别来自ACT和TMP(或Ri)，运算结果 可以直接送到累加器A或经BUFFER送到累加器A，以便进行 移位操作或参加下次运算
“∴:…2 累加器暂存寄存器ACT采用74377,CG为低电平且接数 控制脉冲CC电平正跳时,AcT接数。ACT的输出不受控制地 直接加在ALU的A组输入端参加运算 暂存器TMP采用三态输出锁存器74373。当它的接数控 制端CT为高电平时,接收内部数据总线工DB上的信息:当它 的输出控制端OT为低电平时,其所存信息加到ALU的B组输 入端参加运算。在构造运算器时,若只需控制TMP的输出, 则可将cT接+5V:若不需TMP暂存信息,则可将CT接+5V、 OT接地,使其直通,若OT接+5V,则TMP输出高阻态
累加器暂存寄存器ACT采用74377，CG为低电平且接数 控制脉冲CC电平正跳时，ACT接数。ACT的输出不受控制地 直接加在ALU的A组输入端参加运算。 暂存器TMP采用三态输出锁存器74373。当它的接数控 制端CT为高电平时，接收内部数据总线IDB上的信息;当它 的输出控制端OT为低电平时，其所存信息加到ALU的B组输 入端参加运算。在构造运算器时，若只需控制TMP的输出， 则可将CT接+5V;若不需TMP暂存信息，则可将CT接+5V、 OT接地，使其直通，若OT接+5V，则TMP输出高阻态
输出缓冲器 BUFFER采用三态传输器件74245,由OB信号 控制,OB为“0, BUFFER开通,此时其输出等于其输入; OB为“1", BUFFER不通,此时其输出呈高阻。 累加器A采用74198(20),它具有并行接数、左移、右移 保持等功能,具体由×、X1、SR、S决定。CA是它的工作 脉冲,正跳变有效。累加器A的主要使用方法见表6-。 X 能 0 0 保持原信息 0 右移一位移人S 左移一位,移人SR 并行接数 表6-1累加器A使用法
输出缓冲器BUFFER采用三态传输器件74245，由OB信号 控制，OB为“0”，BUFFER开通，此时其输出等于其输入；当 OB为“1”，BUFFER不通，此时其输出呈高阻。 累加器A采用74198(20)，它具有并行接数、左移、右移、 保持等功能，具体由X0、X1、SR、SL决定。CA是它的工作 脉冲，正跳变有效。累加器A的主要使用方法见表6-1。 表6-1 累加器A使用法