一、本课程教学目的和课程性质 课程教学目的：通过本课程的学习，使学生学会分析研究计算机加工的数据的结构特性，掌握基本的数据组织、数据存储及数据处理的方法，掌握算法的效率分析方法，培养学生根据实际问题的需要选择和设计合适的逻辑结构、存储结构及算法的能力

Codes in binary system BCD codes: for decimal digit Gray code: for numbers in binary system; AsCIi code: for characters ey point Use n bits. we can make 2n different words: To make n code-words. you must use logn bits

在前面九章学习的基础上,通过本章十个阶段的练习,一定能逐步掌握 Verilog hdl设计的 要点。我们可以先理解样板模块中每一条语句的作用,然后对样板模块进行综合前和综合后 仿真,再独立完成每一阶段规定的练习。当十个阶段的练习做完后,便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然,复杂的数 字逻辑系统的设计和验证,不但需要系统结构的知识和经验的积累,还需要了解更多的语法 现象和掌握高级的 Verilog hdl系统任务,以及与C语言模块接口的方法(即PLI),这些已 超出的本书的范围。有兴趣的同学可以阅读 Verilog语法参考资料和有关文献,自己学习, 我们将在下一本书中介绍 Verilog较高级的用法

6.1时序电路概述 6.2同步时序逻辑电路的分析 6.3异步时序电路的分析方法 6.4同步时序电路的设计方法

1.PROM和PAL的结构是 A.PROM的与阵列固定,不可编程B.POM与阵列、或阵列均不可编程 C.PAL与阵列、或阵列均可编程D.PAL的与阵列可编程 2.当用专用输出结构的PAL设计时序逻辑电路时,必须还要具备有 A.触发器B.晶体管C.MOS管D.电容

6.1时序电路概述 6.2同步时序逻辑电路的分析 6.3异步时序电路的分析方法 6.4同步时序电路的设计方法

本章习憲屮的绝大部分都属于以下两种类型:一类是存储器扩展容量的方 法,另一类是用存储器设计组合逻辑电路

6.1 时序电路概述 6.2 同步时序逻辑电路的分析 6.3 异步时序电路的分析方法 6.4 同步时序电路的设计方法

11.1数字系统测试的基本原理 11.2逻辑分析仪 11.3可测性设计 11.4数据域测试的应用

· 数据域的基本概念 · 数据域测试系统与仪器 · 逻辑分析仪的组成、原理和应用 · 可测性设计技术 · 数据域测试的应用