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实验三序列信号发生器与序列信号检测器的设计 一、实验目的:用VHDL语言实现序列信号发生器和检测器的设计,并对其进行仿真和硬件测试。 二、实验要求: 1、利用VHDL语言设计一个8位任意序列的序列发生器,编译定义引脚并下载到实验箱中进行验证。 2、利用VHDL语言设计一个8位任意序列的序检测器,显示检测值,编译定义引脚并下载到实验箱中进行验证

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第一章概述 1计算机系统和系统结构 一、计算机系统的组成 由硬件和软件组成。 1.硬件:可视为多种资源: （1)处理信息资源CPU; （2)存储信息资源—存储器; （3)交换信息资源I/O设备。 2.软件:即程序 （1)系统软件:各用户共同使用,如操作系统(OS),编译/解释程序,汇编程序,诊断程序等 （2)应用软件:为解决用户问题编写的程序

一、霍夫曼码 二、费诺编码 三、香农-费诺-埃利斯码