第2章HDL指南 本章提供HDL语言的速成指南

在前一章中,我们介绍了Verilog HDL提供的内置基本门本章讲述Verilog HDL指定用户 定义原语UDP的能力。 UDP的实例语句与基本门的实例语句完全相同,即UDP实例语句的语法与基本门的实例 语句语法一致

在前几章中,我们已经介绍了使用门和UDP实例语句的门级建模方式,以及用连续赋值 语句的数据流建模方式。本章描述 Verilog HDL中的第三种建模方式,即行为建模方式。为充 分使用 Verilog HDL,一个模型可以包含所有上述三种建模方式

这章的习题可以分为两种类型:一类是用 Verilog hDl语言描述一个逻辑 电路;另一类是根据 Verilog HDl谙言的描述画出相应的逻辑电路图 用 Verilog HDL语言描述一个逻辑电路 解题方法和步骤:

Active-HDL Design Entry Tools HDL Editor （HDE） State Diagram Editor （FSM） Block Diagram Editor （BDE）

VHDL与 Verilog HDL的对比 1.整体结构 VHDL Verilog HDL entity实体名 is module模块名(端口表ort(端口说明)输入/输出端口说明

在前面九章学习的基础上,通过本章十个阶段的练习,一定能逐步掌握 Verilog hdl设计的 要点。我们可以先理解样板模块中每一条语句的作用,然后对样板模块进行综合前和综合后 仿真,再独立完成每一阶段规定的练习。当十个阶段的练习做完后,便可以开始设计一些简 单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然,复杂的数 字逻辑系统的设计和验证,不但需要系统结构的知识和经验的积累,还需要了解更多的语法 现象和掌握高级的 Verilog hdl系统任务,以及与C语言模块接口的方法(即PLI),这些已 超出的本书的范围。有兴趣的同学可以阅读 Verilog语法参考资料和有关文献,自己学习, 我们将在下一本书中介绍 Verilog较高级的用法

本章给出了一些用 Verilog hdl编写的硬件建模实例

第4章表达式 本章讲述在 Verilog HDL中编写表达式的基础。 表达式由操作数和操作符组成。表达式可以在出现数值的任何地方使用

本章讲述 Verilog HDL中的结构建模方式。结构建模方式用以下三种实例语句描述: Gate实例语句 UDP实例语句 Module实例语句