Verilog仿真器3、逻辑综合的介绍4、设计约束与设计优化5、自动布局布线工具（SiliconE

数字集成电路设计入门-从HDL到版图：第一章介绍VerilogHDL第二章Verilog应用第三章C

和知识，讲解详细，内容丰富。另附一套英文版课件及VHDL语言与数字集成电路设计课程部分习题安排资料。

程专用集成电路原理、设计和应用、VHDL语言与数字逻辑电路设计等。参考资料：1、《数字系统设计基础》

电路，组合电路的分析、设计和描述，时序电路的分析、设计和描述，可编程逻辑器件，数字系统的描述和设计。

数字集成电路的设计形式 全定制设计(ASIC或基于标准单元的设计(CBIC) 半定制设计或基于门阵列的设计(GA) 基于可编程器件(PLD)的设计;

数字集成电路的设计流程 设计输入:以电路图或HDL语言的形式形成 电路文件;输入的文件经过编译后,可以 形成对电路逻辑模型的标准描述; 逻辑仿真(功能仿真):对如上形成的逻 辑描述加入输入测试信号,检查输出信号 是否满足设计要求;在此没有考虑任何时 间关系,只是检测逻辑是否有错;

数字集成电路的设计流程 设计输入:以电路图或HDL语言的形式形成 电路文件;输入的文件经过编译后,可以 形成对电路逻辑模型的标准描述; 逻辑仿真(功能仿真):对如上形成的逻 辑描述加入输入测试信号,检查输出信号 是否满足设计要求;在此没有考虑任何时 间关系,只是检测逻辑是否有错;

数字电路模块的VHDL设计 一、组合模块的设计 二、时序模块的设计 三、存储模块的设计

存储器模块的VHDL设计 一、典型的存储器模块有: 寻址存储器: ROM RAM 顺序存储器: FiFo Stack(LIFO