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文档格式:PPT 文档大小:1.47MB 文档页数:30
数字集成电路的设计形式 全定制设计(ASIC或基于标准单元的设计(CBIC) 半定制设计或基于门阵列的设计(GA) 基于可编程器件(PLD)的设计;
文档格式:PPT 文档大小:481.5KB 文档页数:30
数字集成电路的设计流程 设计输入:以电路图或HDL语言的形式形成 电路文件;输入的文件经过编译后,可以 形成对电路逻辑模型的标准描述; 逻辑仿真(功能仿真):对如上形成的逻 辑描述加入输入测试信号,检查输出信号 是否满足设计要求;在此没有考虑任何时 间关系,只是检测逻辑是否有错;
文档格式:PPT 文档大小:452KB 文档页数:22
数字集成电路的设计流程 设计输入:以电路图或HDL语言的形式形成 电路文件;输入的文件经过编译后,可以 形成对电路逻辑模型的标准描述; 逻辑仿真(功能仿真):对如上形成的逻 辑描述加入输入测试信号,检查输出信号 是否满足设计要求;在此没有考虑任何时 间关系,只是检测逻辑是否有错;
文档格式:PPT 文档大小:419KB 文档页数:25
数字电路模块的VHDL设计 一、组合模块的设计 二、时序模块的设计 三、存储模块的设计
文档格式:PPT 文档大小:149KB 文档页数:31
存储器模块的VHDL设计 一、典型的存储器模块有: 寻址存储器: ROM RAM 顺序存储器: FiFo Stack(LIFO
文档格式:PPT 文档大小:493.5KB 文档页数:55
有限状态机FSM的设计 一、时序电路的结构与特点
文档格式:DOC 文档大小:32.5KB 文档页数:3
VDL语言与数字集成电路设计 课程习题安排
文档格式:PPT 文档大小:399KB 文档页数:27
VHDL Very high speed integration circuits Hardware Description Language 一种集成电路的硬件描述语言; 用于进行数字集成电路的设计;
文档格式:PPT 文档大小:540.5KB 文档页数:88
一、 使用HDL设计的先进性 二、Verilog的主要用途 三、 Verilog的历史 四、如何从抽象级(levels of abstraction)理解 五、电路设计 六、Verilog描述 – 逻辑仿真算法 – 如何启动Verilog-XL和NC Verilog仿真器 – 如何显示波形 1. 进一步学习Verilog的结构描述和行为描述 2. Verilog混合(抽象)级仿真 1. 理解Verilog中使用的词汇约定 2. 认识语言专用标记(tokens) 3. 学习timescale
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一、 使用HDL设计的先进性 二、Verilog的主要用途 三、 Verilog的历史 四、如何从抽象级(levels of abstraction)理解 五、电路设计 六、Verilog描述 – 逻辑仿真算法 – 如何启动Verilog-XL和NC Verilog仿真器 – 如何显示波形 1. 进一步学习Verilog的结构描述和行为描述 2. Verilog混合(抽象)级仿真 1. 理解Verilog中使用的词汇约定 2. 认识语言专用标记(tokens) 3. 学习timescale
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