数字集成电路设计入门 从HD到版图 于敦山 北大微电子学系
数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系
课程内容(-) 介绍 Verilog hdl,内容包括: Verilog应用 Verilog语言的构成元素 结构级描述及仿真 行为级描述及仿真 延时的特点及说明 介绍 Verilog testbench ·激励和控制和描述 结果的产生及验证 任务tak及函数 function 用户定义的基本单元 primitive) 可综合的 Verilog描述风格
课程内容(一) • 介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench • 激励和控制和描述 • 结果的产生及验证 – 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格
课程内容(二) 介绍 Cadence Verilog仿真器,内容包括: 设计的编译及仿真 源库( ource libraries)的使用 用 VerilogⅪL命令行界面进行调试 用 NC Verilog tcl界面进行调试 图形用户界面(GU)调试 延时的计算及反标注 annotation 性能仿真描述 如何使用 NC Verilog仿真器进行编译及仿真 如何将设计环境传送给 NC Verilog 周期( cycle)仿真
课程内容(二) • 介绍Cadence Verilog仿真器, 内容包括： – 设计的编译及仿真 – 源库(source libraries)的使用 – 用Verilog-XL命令行界面进行调试 – 用NC Verilog Tcl界面进行调试 – 图形用户界面(GUI)调试 – 延时的计算及反标注(annotation) – 性能仿真描述 – 如何使用NC Verilog仿真器进行编译及仿真 – 如何将设计环境传送给NC Verilog – 周期(cycle)仿真
课程内容(三) 逻辑综合的介绍 简介 设计对象 静态时序分析(STA) - design analyzer环境 可综合的HDL编码风格 可综合的 Verilog HDL veri| log HDL中的一些窍门 Designware库 综合划分 实验(1)
课程内容(三) • 逻辑综合的介绍 – 简介 – 设计对象 – 静态时序分析 (STA) – design analyzer环境 – 可综合的HDL编码风格 • 可综合的Verilog HDL – Verilog HDL中的一些窍门 – Designware库 – 综合划分 • 实验 (1)
课程内容(四) 设计约束( Constraint) 设置设计环境 设置设计约束 设计优化 设计编译 FSM的优化 产生并分析报告 ·实验(2)
课程内容(四) • 设计约束（ Constraint） – 设置设计环境 – 设置设计约束 • 设计优化 – 设计编译 – FSM的优化 • 产生并分析报告 • 实验 (2)
课程内容(五) 自动布局布线工具( Silicon ensemble)简介
课程内容(五) • 自动布局布线工具(Silicon Ensemble)简介
课程安排 共54学时(18) 讲课,27学时 Verilog (5) Synthesis (3) Place &route (1) 实验,24学时 Verilog (5) Synthesis Place & route (1) 考试,3学时
课程安排 • 共54学时 (18) • 讲课，27学时 – Verilog (5) – Synthesis (3) – Place &Route (1) • 实验，24学时 – Verilog (5) – Synthesis (2) – Place &Route (1) • 考试，3学时
参考书目 Cadence Verilog Language and Simulation Verilog-XL Simulation with Synthesis Envisia ambit synthesis 《硬件描述语言Ⅴ verilog》清华大学出版社, Thomas & Moorby,刘明业等译,2001.8
参考书目 • Cadence Verilog Language and Simulation • Verilog-XL Simulation with Synthesis • Envisia Ambit Synthesis • 《硬件描述语言Verilog》 清华大学出版社，Thomas &Moorby，刘明业等译，2001.8
第二章 Verilog应用 学习内容 使用HDL设计的先进性 Ⅴ erilog的主要用途 Verilog的历史 如何从抽象级( levels of abstraction理解 电路设计 Verilog描述
第二章 Verilog 应用 • 学习内容 – 使用HDL设计的先进性 – Verilog的主要用途 – Verilog的历史 – 如何从抽象级(levels of abstraction)理解 • 电路设计 • Verilog描述
术语定义( (terms and definitions) 硬件描述语言HDL:描述电路硬件及时序的一种编程语言 仿真器:读入HDL并进行解释及执行的一种软件 抽象级:描述风格的详细程度,如行为级和门级 ASIC:专用集成电路( Application Specific Integrated Circuit ASIC Vender:芯片制造商,开发并提供单元库 自下而上的设计流程:一种先构建底层单元,然后由底层单元构 造更大的系统的设计方法。 自顶向下的设计流程:一种设计方法,先用高抽象级构造系统, 然后再设计下层单元 RTL级:寄存器传输级( Register Transfer Level),用于设计的可综 合的一种抽象级 Tcl Tool command Language, 向交互程序输入命令的描述语言
术语定义(terms and definitions) • 硬件描述语言HDL：描述电路硬件及时序的一种编程语言 • 仿真器：读入HDL并进行解释及执行的一种软件 • 抽象级：描述风格的详细程度，如行为级和门级 • ASIC：专用集成电路(Application Specific Integrated Circuit) • ASIC Vender：芯片制造商，开发并提供单元库 • 自下而上的设计流程：一种先构建底层单元，然后由底层单元构 造更大的系统的设计方法。 • 自顶向下的设计流程：一种设计方法，先用高抽象级构造系统， 然后再设计下层单元 • RTL级：寄存器传输级(Register Transfer Level)，用于设计的可综 合的一种抽象级 • Tcl：Tool command Language, 向交互程序输入命令的描述语言
