第?章常用集成时序逻辑器件及应用 第7章常用集成时序逻辑器件及应用 71集成计数器 72集成寄存器和移位寄存器 73序列信号发生器 74以MSⅠ为核心的同步时序电路的分析与设让 BACK
第7章 常用集成时序逻辑器件及应用 第7章 常用集成时序逻辑器件及应用 7.1 集成计数器 7.2 集成寄存器和移位寄存器 7.3 序列信号发生器 7.4 以MSI为核心的同步时序电路的分析与设计
第?章常用集成时序逻辑器件及应用 71集成计数器 集成计数器具有功能较完善、通用性强、功耗低、 工作速率高且可以自扩展等许多优点,因而得到广泛应 用。目前由TT和CMOS电路构成的MSI计数器都有许 多品种,表7-1列出了几种常用TTL型MSI计数器的型 号及工作特点
第7章 常用集成时序逻辑器件及应用 7.1 集 成 计 数 器 集成计数器具有功能较完善、通用性强、功耗低、 工作速率高且可以自扩展等许多优点，因而得到广泛应 用。 目前由TTL和CMOS电路构成的MSI计数器都有许 多品种， 表 7-1 列出了几种常用TTL型MSI计数器的型 号及工作特点
第?章常用集成时序逻辑器件及应用 表7-1常用TTL型MSI计数器 类型 名称 型号 预置 清 工作频率 /MHz 二一五一十 74LS90异步置9高异步高 进制计数器 74LS290异步置9高异步高 异步计数器 74LS196异步低异步低 30 二一八一十六 74LS293无 异步高 进制计数器 74LS197 异步低异步低 30 双四位二进制计数器 74LS393 无 异步高 35 十进制计数器 74LS160同步低 异步低 74LS162同步低同步低 十进制加/减计数器 74LS190异步低 无 74LS168 同步低 无 25 同步计数器 十进制加/减计数器(双时钟)74L192异步低异步高 四位二进制计数器 74LS161同步低异步低 74LS163同步低同步低 四位二进制加/减计数器 74LS169同步低 无 74LS191 异步低 无 20 四位二进制加/减计数器 (双时钟 74LS193异步低异步高
第7章 常用集成时序逻辑器件及应用 表 7-1 常用TTL型MSI计数器
第?章常用集成时序逻辑器件及应用 711常用集成计数器功能分析 1.异步集成计数器74LS90 74LS90是二-五一十进制异步计数器,其内部逻辑电路 及传统逻辑符号分别如图7-1(a)、(b)所示。它包含两个独立 的下降沿触发的计数器,即模2(二进制)和模5(五进制)计数 器;异步清0端R1、R2和异步置9端Sgn、S2均为高电平有效, 图7-1(c)为74LS90的简化结构框图。采用这种结构可以增加 使用的灵活性。74LS196、74LS293等异步计数器多采用这 种结构
第7章 常用集成时序逻辑器件及应用 7.1.1 常用集成计数器功能分析 1. 异步集成计数器74LS90 74LS90是二—五—十进制异步计数器，其内部逻辑电路 及传统逻辑符号分别如图7-1(a)、 (b)所示。它包含两个独立 的下降沿触发的计数器，即模2(二进制)和模5(五进制)计数 器； 异步清0端R01、R02和异步置9端S91、S92均为高电平有效， 图 7-1(c)为74LS90的简化结构框图。采用这种结构可以增加 使用的灵活性。74LS196、74LS293等异步计数器多采用这 种结构
第?章常用集成时序逻辑器件及应用 ec DCP 74LS90 SCI DCI DCI (b) ≥1R ≥1Rp @B ec QL CP R (a) M=2 M=5 CP 01102 图7-174LS90计数器 (a)逻辑图;(b)传统逻辑符号;(c)结构框图
第7章 常用集成时序逻辑器件及应用 图 7-1 74LS90 (a) 逻辑图； (b) 传统逻辑符号； (c) 结构框图 S 1J C1 1K R S 1J C1 1K R 1J C1 1K ≥1 R 1J C1 1K ≥1 R & F FA F FB F FC QA QB QC & R0 1 R0 2 C P2 C P1 & S 9 2 S 9 1 QD QA QB QC QD C P1 C P2 S 9 1 S 9 2 R0 1 R0 2 (a) (b) 74LS90 M= 2 M= 5 QA QB QC QD S9 1 S9 2 R0 1 R0 2 C P1 C P2 (c) F FD
第?章常用集成时序逻辑器件及应用 74LS90的功能表如表7-2所示。从表中看出,当 R0Ra2=1,S9S92=0时,无论时钟如何,输出全部清0;而当 SS02=1时,无论时钟和清0信号Ro1、R3如何,输出就置9。 这说明清0、置9都是异步操作,而且置9是优先的,所以称 R0、R2.为异步清0端,S1、S2为异步置9端。 表7-274LS90功能表 输入 输出 功能 Ro Ro CPCP QD Q c QB QA 0 0000 异步清0 11 0 ×× 0000 11 1001 异步置 进制 五进制 S91S92=0 Q 8421BCD码 421BCD码
第7章 常用集成时序逻辑器件及应用 74LS90的 功能 表如 表7-2 所 示。从 表中 看出 ，当 R01R02 =1， S91S92 =0时，无论时钟如何，输出全部清0；而当 S91S92 =1时，无论时钟和清0信号R01、R02如何，输出就置9。 这说明清0、置9都是异步操作，而且置9是优先的，所以称 R01、R02为异步清0端，S91、S92为异步置9端。 表 7-2 74LS90功能表
第?章常用集成时序逻辑器件及应用 当满足R1R2=0、SS2=0时电路才能执行计数操作,根 据CP1、CP2的各种接法可以实现不同的计数功能。当计数脉 冲从CP输入,CP2不加信号时,Q端输出2分频信号,即实 现二进制计数。当CP1不加信号,计数脉冲从CP2输入时 QD、Qe、QB实现五进制计数。实现十进制计数有两种接法 图7-2(a是8421BCD码接法,先模2计数,后模5计数,由gυ、 Qc、QB、QA输出8421BCD码,最高位Q作进位输出。图7 2(b)是5421BCD码接法,先模5计数,后模2计数,由ρA、υ Qc、Q输出5421BCD码,最高位QA作进位输出,波形对称。 两种接法的状态转换表(也称态序表)见表7-3
第7章 常用集成时序逻辑器件及应用 当满足R01R02 =0、S91S92 =0时电路才能执行计数操作，根 据CP1、CP2的各种接法可以实现不同的计数功能。当计数脉 冲从CP1输入，CP2不加信号时，QA端输出2分频信号，即实 现二进制计数。当CP1不加信号，计数脉冲从CP2输入时， QD、 QC、QB实现五进制计数。实现十进制计数有两种接法。 图7-2(a)是8421 BCD码接法，先模2计数，后模5计数，由QD、 QC、 QB、QA 输出8421 BCD码，最高位QD作进位输出。图7- 2(b)是5421 BCD码接法，先模5计数，后模2计数，由QA、QD、 QC、QB输出5421 BCD码，最高位QＡ作进位输出，波形对称。 两种接法的状态转换表(也称态序表)见表 7-3
第?章常用集成时序逻辑器件及应用 表7-3两种接法的态序表 8421BCD码计数 5421BCD码计数 CP顺序 十进制 Q c QB QA Q c Q 0 123456789 Q0000000011 0 0 0 000001 0 1111 Q0000.100001 100011 0123456789 0 0 0
第7章 常用集成时序逻辑器件及应用 表 7-3 两种接法的态序表
第?章常用集成时序逻辑器件及应用 CP CP CP 74LS90 74LS90 CP CP DO 91 S92 Ror ro2 (b) 图7-274LS90构成十进制计数器的两种接法 (a)8421BCD码接法;(b)5421BCD码接法
第7章 常用集成时序逻辑器件及应用 图 7-2 74LS90 (a) 8421 BCD码接法； (b) 5421 BCD码接法 QA QB QC QD C P1 C P2 74LS90 C P (a) (b) QA QB QC QD C P1 C P2 74LS90 C P S9 1 S9 2 R0 1R0 2 S9 1 S9 2 R0 1R0 2
第?章常用集成时序逻辑器件及应用 2.同步集成计数器74161 74161是模24(四位二进制)同步计数器,具有计数、保 持、预置、清0功能,其逻辑电路及传统逻辑符号分别如 图7-3(a)、(b)所示。它由四个JK触发器和一些控制门组成, Qb、Qc、QB、QA是计数输出,Qb为最高位。74LS161与 74161内部电路不同,但外部引脚图及功能表均相同。 O为进位输出端,Oc=QQQQ,仅当T=1且计数 状态为111,Oa才变高,并产生进位信号
第7章 常用集成时序逻辑器件及应用 2. 同步集成计数器74161 74161是模2 4 (四位二进制)同步计数器，具有计数、保 持、 预置、清0功能，其逻辑电路及传统逻辑符号分别如 图7-3(a)、 (b)所示。它由四个JK触发器和一些控制门组成， QD、 QC、QB、QA 是计数输出，QD 为最高位。74LS161与 74161内部电路不同，但外部引脚图及功能表均相同。 OC为进位输出端，OC =QDQCQBQAT，仅当T=1且计数 状态为1111时，OC才变高，并产生进位信号
