第7章80C51的系统扩展 7.1存储器的扩展 7,2输入输出及其控制方式 7.3并行接口的扩展 7.48279接口芯片 7.5显示器及键盘接口
1 第7章 80C51的系统扩展 7.1 存储器的扩展 7.2 输入/输出及其控制方式 7.3 并行接口的扩展 7.4 8279接口芯片 7.5 显示器及键盘接口
71存储器的扩展 7.1.1程序存储器的扩展 、扩展总线 ●数据总线宽度为8位,由P0口提供; 地址总线宽度为16位,可寻址范围达21,即64K。低8位A7~A0由P0口经地址锁 存器提供,高8位A15~A8由P2口提供。由于P0口是数据、地址分时复用,所以P0口输 出的低8位地址必须用地址锁存器进行锁存; 控制总线由R、wR、PSEN、ALE和EA等信号组成,用于读写控制、片外ROM 选通、地址锁存控制和片内、片外ROM选择。 地址锁存器一般选用带三态缓冲输出的8D锁存器745S33
2 7.1 存储器的扩展 7.1.1 程序存储器的扩展 一、扩展总线
D D-GDG Q P2 D ALE GOE AB >Q D7 O Q7 PO D Do Q0 Q 80C031 G OE 74LS373是有输出三态门的电平允许8D锁存器。当G (使能端)为高电平时,锁存器的数据输出端Q的状态与 数据输入端D相同(透明的)。当G端从高电平返回到低电 平时(下降沿后),输入端的数据就被锁存在锁存器中, 数据输入端D的变化不再影响Q端输出
3 74LS373是有输出三态门的电平允许8D锁存器。当G （使能端）为高电平时，锁存器的数据输出端Q的状态与 数据输入端D相同（透明的）。当G端从高电平返回到低电 平时（下降沿后），输入端的数据就被锁存在锁存器中， 数据输入端D的变化不再影响Q端输出。 G Q D G D D D Q Q Q OE : : : G Q D G Q D 74LS373 ALE G OE 80C31 D7 : : D0 Q7 : : Q0 P2 P0 AB DB
片外ROM操作时序 进行ROM的扩展,其扩展方法较为简单容易,这 是由单片机的优良扩展性能决定的。单片机的地址 总线为16位,扩展的片外ROM的最大容量为64KB, 地址为000H~ FFFFH。扩展的片外RAM的最大容 量也为64KB,地址为0000H~ FFFFH。 由于80c51采用不同的控制信号和指令,尽管 RoM与RAM的地址是重叠的,也不会发生混乱。 n80c51对片内和片外ROM的访问使用相同的指令, 两者的选择是由硬件实现的。 芯片选择现在多采用线选法,地址译码法用的渐少。 ROM与RAM共享数据总线和地址总线
4 二、片外ROM操作时序 进行ROM的扩展，其扩展方法较为简单容易，这 是由单片机的优良扩展性能决定的。单片机的地址 总线为16位，扩展的片外ROM的最大容量为64KB， 地址为0000H～FFFFH。扩展的片外RAM的最大容 量也为64KB，地址为0000H～FFFFH。 ◼由于80C51采用不同的控制信号和指令 ，尽管 ROM与RAM的地址是重叠的，也不会发生混乱。 ◼80C51对片内和片外ROM的访问使用相同的指令， 两者的选择是由硬件实现的。 芯片选择现在多采用线选法，地址译码法用的渐少。 ROM与RAM共享数据总线和地址总线
访问片外RoM的时序: 第1个机器周期 第2个机器周期 SI;S2;S3;S4;S5;S6;sl;S2;S3;S4;s5;S6S1;S2 uyuuuuuuuuuuuujnuu ALE EN P2口[X输出PCH 输出PCHX输出PCH 输出PCHX PO囗 80c51系列单片机的cPU在访问片外ROM的一个机器周期内, 信号ALE出现两次(正脉冲),ROM选通信号也两次有效, 这说明在一个机器周期内,CPU两次访问片外ROM,也即在 个机器周期内可以处理两个字节的指令代码,所以在 80c51系列单片机指令系统中有很多单周期双字节指令
5 访问片外ROM的时序 ： S1 S2 S3 S4 S5 S6 S1 S2 S3 S4 S5 S6 S1 S2 输出PCH 输出PCH 输出PCH 输出PCH PCL PCL PCL PCL PCL 第1个机器周期 第2个机器周期 ALE PSEN P2口 P0口 指令 指令 指令 指令 80C51系列单片机的CPU在访问片外ROM的一个机器周期内， 信号ALE出现两次（正脉冲），ROM选通信号也两次有效， 这说明在一个机器周期内，CPU两次访问片外ROM，也即在 一个机器周期内可以处理两个字节的指令代码，所以在 80C51系列单片机指令系统中有很多单周期双字节指令
三、ROM芯片及扩展方法 1、 EPROM存储器及扩展 常用的 EPROM芯片有2732、2764、27128、27256 27512等。 2751227256271282764 2764271282725627512 A15 VI Vpp vp 28 VccVcc Vo CC A12A12A12A12 27 PGMPGM A14 A14 A7 A7 26NCA13A13 A6 A6 A6 A6 A8 A8 A4 A4 527642449 A9 A9 A4 A4A4 A A3A3A3A3 6271282411A1A1 7 22 OE OE/Vpp 82725621410410410A10 Al 92751220 AO A0A0 AO 10 19Q7 Q7 Q7 Q0 Q Q0 11 18 Q6 Q1 12 17Q5 Q5 Q5 2 Q2 16 Q4 GND GND GNDGND 14
6 三、ROM芯片及扩展方法 1、EPROM存储器及扩展 常用的EPROM芯片有2732、2764、27128、27256、 27512等 。 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 2764 27128 27256 27512 2764 Vcc PGM NC A8 A9 A11 OE A10 CE Q7 Q6 Q5 Q4 Q3 27128 Vcc PGM A13 A8 A9 A11 OE A10 CE Q7 Q6 Q5 Q4 Q3 27256 Vcc A14 A13 A8 A9 A11 OE A10 CE Q7 Q6 Q5 Q4 Q3 27512 Vcc A14 A13 A8 A9 A11 OE/Vpp A10 CE Q7 Q6 Q5 Q4 Q3 2764 Vpp A12 A7 A6 A4 A4 A3 A2 A1 A0 Q0 Q1 Q2 GND 27256 Vpp A12 A7 A6 A4 A4 A3 A2 A1 A0 Q0 Q1 Q2 GND 27128 Vpp A12 A7 A6 A4 A4 A3 A2 A1 A0 Q0 Q1 Q2 GND 27512 A15 A12 A7 A6 A4 A4 A3 A2 A1 A0 Q0 Q1 Q2 GND
EPROM存储器扩展电路: P2.0-P2.4 A8-A12 ALE G OE D7 O Q7 A7 PO Kr 2764A 80C31 EA DO Q0 D0~D7 CE PSEN OE
7 EPROM存储器扩展电路： OE 2764A A7 : : A0 A8-A12 CE D0～D7 74LS373 ALE G OE 80C31 D7 : : D0 Q7 : : Q0 PSEN EA P2.0-P2.4 P0
2、 EEPROM存储器及扩展 常用的 EEPROM芯片有2864、2817等 NC RDY/BUSY 28 A122 A12 A7 NC A7 NC 25A8 5 24A9 A4 23A11 6 23A1l 72864A220E 72817A22 8 21A10 1A10 Al 9 AO 19|1/07 10 191/07 I/ 0011 l8|1/06 I/00 81/06 I/0112 17I/05 12 17I/05 I/0213 16I/04 I/02 16|I/04 GND 151/03 GND 151/03
8 2、EEPROM存储器及扩展 常用的EEPROM芯片有2864、2817等 。 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 2864A Vcc WE NC A8 A9 A11 OE A10 CE I/O7 I/O6 I/O5 I/O4 I/O3 NC A12 A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 2817A Vcc WE NC A8 A9 A11 OE A10 CE I/O7 I/O6 I/O5 I/O4 I/O3 RDY/BUSY A12 A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 GND
7.1.2数据存储器的扩展 、RAM扩展原理 扩展RAM和扩展ROM类似,由P2口提供高8位地址,P0口分时 地作为低8位地址线和8位双向数据总线。外部RAM读时序为: 第1个机器周期—-第2个机器周期 S1 i S2 i S3 i S4 i S5 i S6:S1 i S2 i S3 i S4 : i S6i S1 i S2 ALE PSEN X+输出X输出m 输出PCH PO口H 口〈a)(指令〈m) 〈数据入)〈P)(令》
9 7.1.2 数据存储器的扩展 一、RAM扩展原理 扩展RAM和扩展ROM类似，由P2口提供高8位地址，P0口分时 地作为低8位地址线和8位双向数据总线。外部RAM读时序为： S1 S2 S3 S4 S5 S6 S1 S2 S3 S4 S5 S6 S1 S2 输出PCH 输出DPH PCL DPL 第1个机器周期 第2个机器周期 ALE PSEN P2口 P0口 指令 数据入 输出PCH PCL 指令 RD
外部RAM写时序为: —第1个机器周期 第2个机器周期 S1S2:S3}S4}S5:S6;S1:S2}S3:S4;S i S6 SI S2 ALE L P2口 输出PCH 输出DP 输出PHX P0口 D<(指令》(m (数据出)(P)(指令》 10
10 外部RAM写时序为： S1 S2 S3 S4 S5 S6 S1 S2 S3 S4 S5 S6 S1 S2 输出PCH 输出DPH PCL DPL 第1个机器周期 第2个机器周期 ALE PSEN P2口 P0口 指令 数据出 输出PCH PCL 指令 WR