本章内容 I/O接口概迷 并行接口 8255A
·I/O接口概述 本章内容 • 并行接口 —— 8255A
2学习目的 握可编程并行接口花片 8255A的连接与编程
学习目的 • 掌握可编程并行接口芯片 8255A的连接与编程
概迷 微机系统的信息交换有并行通信 和串行通信两种方式。 并行通信是以微机的字长为传输单位; 适合于外部设备与微机之间进行近距离、 大量和快速的信息交换。 实现并行通信的接口系之为形 行口
微机系统的信息交换有并行通信 和串行通信两种方式。 并行通信是以微机的字长为传输单位； 适合于外部设备与微机之间进行近距离、 大量和快速的信息交换。 实现并行通信的接口称之为并 行接口。 概 述
8255A是Ine86系列微处理机的 配套并行接口芯片,它可为86系列 CPU与外部设备之间提供并行输入/输 出通道
8255A是Intel86系列微处理机的 配套并行接口芯片，它可为8 6系列 CPU与外部设备之间提供并行输入/输 出通道
l1.1可编程并行接口花片8255A 111.18255A的基本功能和内部结构 并行输入输出端口A、B、C: 8255A芯片具有24个可编程输入 输出引脚,分成3个8位端口
11.1 可编程并行接口芯片8255A 并行输入/输出端口A、B、C: 8255A芯片具有24个可编程输入 输出引脚，分成3个8位端口。 11.1.1 8255A的基本功能和内部结构
、8255A的内部结构和引脚信号 1.8255A内部结构 8255A可编程外围设备接口 Programmable Peripheral Interface,简写 为PPD,其内部结构如图所示
一、8255A的内部结构和引脚信号 1. 8255A内部结构 8 2 5 5 A 可 编 程 外 围 设 备 接 口 (Programmable Peripheral Interface, 简写 为PPI) ,其内部结构如图所示
A组 A组控制 端口 A K>PAy-PAC 8位 部件 双向数据总线 A组 PCPC 端口C 4 D,Dn“缓冲器 (高4位) RD读/写 B组 A PC PO 0 端口C d控制部件 (低4位) RESET B组 B组控制 PBpB 端口B 0: 部 8位 图1118255A内部结构
图11.1 8255A内部结构 A组控制 部件 数据总线 缓冲器 读/写 控制部件 B组控制 部件 • • RESET RD A0 A1 A组 端口A 8位 A组 A组 端口C (高4位) B组 端口C (低4位) 8位 B组 端口B PA7~PA0 PC7~PC4 PC3~PC0 PB7~PB0 双向 D7~D0 WRCS
8255A包括四大部分:数据总线缓冲器、 读写控制部件、A组和B组控制部件、端口 A、B、C。 (1)并行输入/输出端口A、B、C‖ 端口A:包含一个8位数据输出锁存 器缓冲器和一个8位数据输入锁存器,输 入输出数据均受到锁存
8255A包括四大部分：数据总线缓冲器、 读写控制部件、A组和B组控制部件、端口 A、B、C。 (1) 并行输入/ 输出端口A、B、C 端口A：包含一个8位数据输出锁存 器/缓冲器和一个8位数据输入锁存器，输 入输出数据均受到锁存
端口B和C:都包含一个8位数据输入缓 冲器和一个8位的数据输出锁存器缓冲器, 输出数据能锁存,输入数据不锁存 端口C:可分成两个4位端口,分别定义 为输入或输出端口,还可定义为控制、状 态端口,配合端口A和端口B工作
端口B和C: 都包含一个8位数据输入缓 冲器和一个8位的数据输出锁存器/缓冲器， 输出数据能锁存，输入数据不锁存。 端口C:可分成两个4位端口，分别定义 为输入或输出端口，还可定义为控制、状 态端口，配合端口A和端口B工作
_(2)A组和B组控制部件 A口:PAPA7 A组 C口的高4位PC4~PC7 B口:PBa~PB B组 C口的低4位:PCo~PC3
(2) A组和B组控制部件 A组 A口：PA0~PA7 C口的高4位:PC4~PC7 B组 B口：PB0~PB7 C口的低4位：PC0~PC3
