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一、HDL主要类型 二、什么是Verilog 三、Verilog历史 四、Verilog与VHDL的比较 五、Verilog的主要能力
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第一节 数据类型定义 第二节 提取对象的信息
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第一节 VHDL构件 第二节 基本语言结构 第三节 设计描述层次
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一、 组合逻辑电路设计 二、时序逻辑电路设计
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第一节 VHDL概念 第二节 VHDL语言优缺点 第三节 VHDL建模方法
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一、标识符 二、数据对象(对象的申明) 三、数据类型 四、操作符
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1. 属性可描述的项目包括types, subtypes, procedures, functions, signals, variables, constants, entities, architectures, configurations, packages, components等 2. 一般格式:name’attribute_identifier
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《电力电子技术》是电气工程及其自动化、自动化等专业的三大电子技术基础课程 之一,实验环节是这些课程的重要组成部分。通过实验,可以加深对理论的理解,培养 和提高学生独立动手能力和分析、解决问题的能力
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VHDL 的构造体基本结构 p.271 表 4-28 architecture arch_name of entity_name is declarations and definitions; 说明部分 begin concurrent statement; 语句部分 end arch_name; 构造体语法要点:
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Learning VHDL must learn What is Combinatorial Logic What is Sequential Logic What is Concurrent Statement What is Process Statement
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