Active-HDL Design Entry Tools HDL Editor （HDE） State Diagram Editor （FSM） Block Diagram Editor （BDE）

一、HDL主要类型 二、什么是Verilog 三、Verilog历史 四、Verilog与VHDL的比较 五、Verilog的主要能力

1. 属性可描述的项目包括types, subtypes, procedures, functions, signals, variables, constants, entities, architectures, configurations, packages, components等 2. 一般格式：name’attribute_identifier

第一节 VHDL概念 第二节 VHDL语言优缺点 第三节 VHDL建模方法

一、标识符 二、数据对象(对象的申明) 三、数据类型 四、操作符

第一节 范围和可视性 第二节 重载

Review VHDL程序组成部分及其功能

一、进一步认识构造体在VHDL中的作用。 二、构造体的三种描述方式：

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