状态化简(Reduction of State) 在根据文字描述的设计要求建立原始状态 图的过程中,由于状态设置的考虑与方法不 同,可能得到多种形式的原始状态图。但只要 过程正确,所得的各种形式原始状态图都是正 确的,但状态图中的状态数和结构可能存在较 大差别

一、时序电路基本分析方法 二、同步时序逻辑电路分析举例 三、异步时序电路分析举例

时序电路的逻辑功能描述方法 1.状态方程 2.状态图 3.状态表 4.时序图

可采用与同步时序电路设计的方法，应注意时钟脉冲的选取 例用D触发器设计x1

第5章通用时序电路模块及应用 5.4计数器 一、计数器是按预定状态序列变化以表征触发时钟脉冲输入个数的时序逻辑模块。 二、计数器主要由触发器构成,附加逻辑除使触发器按预定状态序列变化,还使计数器具有清0、使能、加载等功能。 三、在数据的寄存上寄存器与计数器相似。寄存器着重于数据的存储与操作,计数器强调数据序列变化,其在数字系统的操作控制方面有重要应用

设计方法与同步时序逻辑电路相似，但如果触发器有时钟控制端的话应将其作为激励来考虑，并注意脉冲异步时序电路对输入脉冲的两个限制条件

时序电路的结构与特 内部含有存储器件(触发器、锁存器); 信号变化受时钟控制; 通常采用状态变化进行描述; 采用进程进行设计;

第一节 寄存器 第二节 计数器 第三节 一般时序电路

一学时:2学时 二目的要求: 1.了解RS,JK,D触发器的组成 2.掌握RS,JK,D触发器的功能 三重点:

组合逻辑电路基本单元——门电路，没有记忆功能； 时序逻辑电路基本单元——触发器，有记忆功能。 时序电路结构框图如图 5.2 所示。 时序逻辑电路由组合电路和存储电路两部分构成