第14章 触发器和时序逻辑电路(讲课4学时,共2次课) 第1次课RS、JK、D触发器 学时:2学时 目的要求 1.了解Rs,JK,D触发器的组成 2.掌握RS,JK,D触发器的功能 三.重点 RS,J,D触发器的功能 四.难点:触发器的逻辑状态表 五.教学方式:多媒体 六.习题安排:14.1.1、14.1.2、14.4.4 七、主要内容 14.1双稳态触发器 RS触发器 (1)基本RS触发器 ①构成:基本RS触发器由两个与非门交叉联接而成 ●触发器有两个稳定状态:0态和1态 ·相应的输入端分别称为直接复位端或直接置0端(R。)和直接置位端或直接 置1端(S。) a)基本RS触发器的逻辑状态表 0 不变 0 不变 b)基本RS触发器的图形符号 基本RS触发器 (a)逻辑电路(b)符号 (1)可控RS触发器 ①控RS触发器的逻辑图
第 14 章 触发器和时序逻辑电路（讲课 4 学时，共 2 次课） 第 1 次课 RS、JK、D 触发器 一．学时:2 学时 二.目的要求: 1．了解 RS，JK，D 触发器的组成 2．掌握 RS，JK，D 触发器的功能 三.重点: RS，JK，D 触发器的功能 四.难点: 触发器的逻辑状态表 五．教学方式：多媒体 六．习题安排：14.1.1 、14.1.2 、14.4.4 七、主要内容 14．1 双稳态触发器 1．RS 触发器 （1） 基本 RS 触发器 ①构成：基本 RS 触发器由两个与非门交叉联接而成。 ⚫ 触发器有两个稳定状态：0 态和 1 态 ⚫ 相应的输入端分别称为直接复位端或直接置 0 端（ RD ）和直接置位端或直接 置 1 端（ D S ） a) 基本 RS 触发器的逻辑状态表 Q 0 1 1 0 1 0 1 0 0 1 不变 不变 b) 基本 RS 触发器的图形符号 （1） 可控 RS 触发器 ① 控 RS 触发器的逻辑图
②可控RS触发器的逻辑状态表 R00 0 Q 不定 2.JK触发器 (1)主从型JK触发器的逻辑图(见P376图141.5) 它由两个可控RS触发器串联组成,分别称为主触发器和从触发器。 (2)主从型JK触发器的逻辑功能 ①=1,K=1时计数能: ②=0,K=0保持功能 ③=1,K=0时置1功能 ④=0,K=1置0功能 (3)K触发器的逻辑状态表: K Qn+ J00 0 0 3.D触发器 (1)D触发器的功能定义 某个时钟脉冲来到之后输出端Q的状态和该脉冲来到之前输入端D的状态一致,即 (2)D的逻辑状态表 D Qn+1 0 0 问题讨论 ◇试述RS,J,D等各种触发顺的逻辑功能,并默写出其逻辑状态表
②可控 RS 触发器的逻辑状态表 2. JK 触发器 (1)主从型 JK 触发器的逻辑图(见 P376 图 14.1.5): 它由两个可控 RS 触发器串联组成，分别称为主触发器和从触发器。 (2)主从型 JK 触发器的逻辑功能： ①=1，K=1 时计数能： ②=0，K=0 保持功能 ③=1，K=0 时置 1 功能 ④=0，K=1 置 0 功能 (3)JK 触发器的逻辑状态表: J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 n 3. D 触发器 (1) D 触发器的功能定义： 某个时钟脉冲来到之后输出端 Q 的状态和该脉冲来到之前输入端 D 的状态一致，即 Qn+1=D (2) D 的逻辑状态表: D Qn+1 0 0 1 1 ➢ 问题讨论 试述 RS，JK，D 等各种触发顺的逻辑功能，并默写出其逻辑状态表 R S Qn+1 0 0 1 1 0 1 0 1 Qn 1 0 不定 RD & G2 & G4 & G1 & G3 S CP R Qn Q Sd
◇将J触发器的J和K端悬空,试分析其逻辑功能。 第2次课寄存器、计数器 学时:2学时 目的要求 1.了解寄存器、计数器的分类 2.熟悉寄存器、计数器的功能 3.掌握集成计数器的应用 三.重点:集成计数器的应用 四.难点:计数器的功能分析 五.教学方法:多媒体 六.习题安排:14.1.5 七、主要内容 14.2寄存器 寄存器用来暂时存放参与运算的数据和运算结果 寄存器常分为数码寄存器和移位寄存器两种,其区别在于有无移位的功能 1.数码寄存器 (1)电路图形:(见P379图1421) 由D触发器(上升沿触发)组成的四位数码寄存器。 (2)工作原理 ①先复位(清零),使四个触发器FF3~FFo全处于态。 ②当“寄存器指令”)正脉冲到来时,四位二进制数 dddd就存入四个触发器 2.移位寄存器 (1)电路图(见P379图14.2.2) 图14.2.2是由JK触发器组成的四位移位寄存器 (2)工作原理 设寄存的二进制数为1011,按移位脉冲(即时钟脉冲)的工作节拍从高位到低位依次串 行送到D端 ①工作之初先清零.首先D=1,第一个移位脉冲的下降沿来到时使触发器Fδ翻转,Q=1, 其他仍保持0态 ②接着D=0,第二个移位脉冲的下降沿来到时使FF0和FF1同时翻转,由于FF1的J=1,FF0 的J=0,所以Q1=1,Q=0,Q2和Q3仍为0; ③以后过程如表14.2.1所示,移位一次,存入一个新数码,直到第四个脉冲的下降沿来 到时,存数结束.这时,可以从四个触发器的Q端得到并行的数码输出 表14.2.1移位寄存器的状态表 移位脉冲数 寄存器中的数码 移位过程 左移一位 左移二位 0 0 左移三位 左移四位 14.3计数器 ●计算器能累计输入脉冲的数目,可以进行加法、减法或两者兼有的计数,可分为二进制
将 JK 触发器的 J 和 K 端悬空，试分析其逻辑功能。 第 2 次课 寄存器、计数器 一．学时:2 学时 二.目的要求: 1. 了解寄存器、计数器的分类 2. 熟悉寄存器、计数器的功能 3. 掌握集成计数器的应用 三.重点:集成计数器的应用 四.难点:计数器的功能分析 五．教学方法：多媒体 六．习题安排：14.1.5 七、主要内容 14．2 寄存器 ⚫ 寄存器用来暂时存放参与运算的数据和运算结果。 ⚫ 寄存器常分为数码寄存器和移位寄存器两种，其区别在于有无移位的功能 1.数码寄存器 (1)电路图形：(见 P379 图 14.2.1) 由 D 触发器（上升沿触发）组成的四位数码寄存器。 (2)工作原理 ①先复位（清零），使四个触发器 FF3~FF0 全处于态。 ②当“寄存器指令”）正脉冲到来时，四位二进制数 d3d2d1d0 就存入四个触发器 2．移位寄存器 (1) 电路图(见 P379 图 14.2.2) 图 14.2.2 是由 JK 触发器组成的四位移位寄存器. (2) 工作原理: ⚫ 设寄存的二进制数为 1011,按移位脉冲(即时钟脉冲)的工作节拍从高位到低位依次串 行送到 D 端 ① 工作之初先清零.首先 D=1,第一个移位脉冲的下降沿来到时使触发器 FF0 翻转,Q0=1, 其他仍保持 0 态; ② 接着 D=0,第二个移位脉冲的下降沿来到时使 FF0 和 FF1 同时翻转,由于 FF1 的 J=1,FF0 的 J=0,所以 Q1=1,Q0=0,Q2 和 Q3 仍为 0; ③ 以后过程如表 14.2.1 所示,移位一次,存入一个新数码,直到第四个脉冲的下降沿来 到时,存数结束.这时,可以从四个触发器的 Q 端得到并行的数码输出. 表 14.2.1 移位寄存器的状态表 移位脉冲数 寄存器中的数码 移位过程 Q3 Q2 Q1 Q0 0 0 0 0 0 清零 1 0 0 0 1 左移一位 2 0 0 1 0 左移二位 3 0 1 0 1 左移三位 4 1 0 1 1 左移四位 14．3 计数器 ⚫ 计算器能累计输入脉冲的数目，可以进行加法、减法或两者兼有的计数，可分为二进制
计数器、十进制计数器及任意进制计算器 1.二进制计数器 表143.1四位二进制加法状态表 (1)异步二进制加法计数器 表143.1四位二进制加法计数器的状态表 计数脉冲数 二进制数 十进制数 Q 00000000 0000 001100110011 001010 0 4 6 00001 101 9 010 12 13 0011 13 14 0 14 ①每一个计数脉冲,最低位触发器翻转一次; ②位触发器是在相信的低位触发器从1变为0进位时翻转 因此可用四个主从型JK触发器来组成异步二进制加法计数器(如P381图143.1所示) (2)进制加法计数器 ①第一位触发器FFo,每来一个计数脉冲就翻转一次,故Jo=Ko=1; ②第二位触发器FF,在Q0=1时再来一个脉冲才翻转,故J=K1=Q ③第三位触发器FF2,在Q1=Q=1时再来一个脉冲才翻转,故J2=K2=Q1Qo ④第四位触发器FF3,在Q2=Q=Q=1时再一个脉冲才翻转,故J3=K=Q2Q1Q 2.十进制计数器 表14328421码十进制加法计数器的状态表 计数脉 二进制数 十进制 冲数 Q Q1 数 Q0000 0 0 6 00000 010101 6 7
计数器、十进制计数器及任意进制计算器 1. 二进制计数器 表 14.3.1 四位二进制加法状态表 (1) 异步二进制加法计数器 表 14.3.1 四位二进制加法计数器的状态表 计数脉冲数 二进制数 十进制数 Q3 Q2 Q1 Q0 0 0 0 0 0 0 1 0 0 0 1 1 2 0 0 1 0 2 3 0 0 1 1 3 4 0 1 0 0 4 5 0 1 0 1 5 6 0 1 1 0 6 7 0 1 1 1 7 8 1 0 0 0 8 9 1 0 0 1 9 10 1 0 1 0 10 11 1 0 1 1 11 12 1 1 0 0 12 13 1 1 0 1 13 14 1 1 1 0 14 15 1 1 1 1 15 ①每一个计数脉冲,最低位触发器翻转一次; ②位触发器是在相信的低位触发器从 1 变为 0 进位时翻转 因此可用四个主从型 JK 触发器来组成异步二进制加法计数器(如 P381 图 14.3.1 所示) (2)进制加法计数器 ① 第一位触发器 FF0，每来一个计数脉冲就翻转一次，故 J0=K0=1； ② 第二位触发器 FF1，在 Q0=1 时再来一个脉冲才翻转，故 J1=K1=Q0； ③ 第三位触发器 FF2，在 Q1=Q0=1 时再来一个脉冲才翻转，故 J2=K2=Q1Q0； ④ 第四位触发器 FF3，在 Q2=Q1=Q0=1 时再一个脉冲才翻转，故 J3=K3=Q2Q1Q0 2．十进制计数器 表 14.3.2 8421 码十进制加法计数器的状态表： 计数脉 冲数 二进制数 十进制 Q3 Q2 Q1 Q0 数 0 0 0 0 0 0 1 0 0 0 1 1 2 0 0 1 0 2 3 0 0 1 1 3 4 0 1 0 0 4 5 0 1 0 1 5 6 0 1 1 0 6 7 0 1 1 1 7
0 890 000 8 000 进位 (1)同步十进制加法计数器 与二进制加法计数器比较,来第十个脉冲不是由1001变为1010,而是恢复0000 ①J的逻辑关系式: 第一位触发器FF,每来一个计数器脉冲就翻转一次,故J。=1,K=1 第二位触发器FF1,在Q=1时再来一个脉冲翻转,但在Q=1时不得翻转, 帮J1=QQ3非,K1=Q 第三位触发器FF2,在Q1=Q=1时再来一个脉冲翻转,故J2=QQ,K2=Q1Q 第四位触发器FF3,在Q2=Q1=Q=1时再来一个脉冲翻转,当来第十个脉冲时 应由1翻转为0,故J3=Q2Q2Q,K=Q ②同步十进制加法计数器的逻辑图(见P383图14.3.4) (2)二-五-十进制计数器 ①CT74LS290型二-十进制计数器的逻辑图 ②外引线排列图 F 74Ls290 741s290的逻辑结枸和外3排列图 (a)逻轸结构 (b)外引线排列图 74Ls290功能表 74L5290任意进制接线方法 进制图 Ro2CP1CPz输出端 20000输入信号悬空q 110x 0000 300Q悬空输入信号3a2 11X0 0000 400Q4Q4悬空输入信号Q4Q2Q2 001 0 x 0 x 600Q2Q3输入信号q192q xx 0 00x 800a4。输入信号qa2q 0X0 100000输入信号10492 ③功能表 ④反馈置0法。 应用举例: 数字钟表中的分、秒计数器都是六十进制,试用丙片CT74LS290型二-五一十进制计数器联成
8 1 0 0 0 8 9 1 0 0 1 9 10 0 0 0 0 进位 (1)同步十进制加法计数器 与二进制加法计数器比较，来第十个脉冲不是由 1001 变为 1010，而是恢复 0000。 ① JK 的逻辑关系式： ⚫ 第一位触发器 FF0，每来一个计数器脉冲就翻转一次，故 J0=1，K0=1 ⚫ 第二位触发器 FF1，在 Q0=1 时再来一个脉冲翻转，但在 Q3=1 时不得翻转， 帮 J1=Q0Q3 非，K1=Q0 ⚫ 第三位触发器 FF2，在 Q1=Q0=1 时再来一个脉冲翻转，故 J2=Q1Q0，K2=Q1Q0 ⚫ 第四位触发器 FF3，在 Q2=Q1=Q0=1 时再来一个脉冲翻转，当来第十个脉冲时 应由 1 翻转为 0，故 J3=Q2Q1Q0，K3=Q0 ② 同步十进制加法计数器的逻辑图(见 P383 图 14.3.4) (2) 二-五-十进制计数器 ①CT74LS290 型二-十进制计数器的逻辑图 ② 外引线排列图 ③ 功能表 ④反馈置 0 法。 ➢ 应用举例： 数字钟表中的分、秒计数器都是六十进制，试用丙片 CT74LS290 型二-五-十进制计数器联成
十进制。 【解】六十进制计数器由两位组成部分,个位(1)为十进制,十位(2)为六进制,电路联 接如图 74Ls290 图124.5用两块74LS290接成六十进制计数器 个位一最高Q3联到十位的CP 个位十进制计数器经过十个循环一次,每当第十个脉冲来到后,Q3由1变为0,相 当于一个下降沿,使十位六进制计数器计数。个位计数器经过十个脉冲,计数0110:经过 二十小时脉冲,计数为0010:依此类推,经过六十个脉冲,计数为0110。接着,立即清零, 个位和十位计数器都恢复为0000
十进制。 【解】六十进制计数器由两位组成部分，个位（1）为十进制，十位（2）为六进制，电路联 接如图： 个位一最高 Q3 联到十位的 CP0 个位十进制计数器经过十个循环一次，每当第十个脉冲来到后，Q3 由 1 变为 0，相 当于一个下降沿，使十位六进制计数器计数。个位计数器经过十个脉冲，计数 0110；经过 二十小时脉冲，计数为 0010；依此类推，经过六十个脉冲，计数为 0110。接着，立即清零， 个位和十位计数器都恢复为 0000