第一节 VHDL编程方法 第二节 定时建模的方法 第三节 用错误检查提高建模准确性 第四节 提高仿真性能建模 第五节 对逻辑操作查表 第六节 Process语句—避免无限循环 第七节 用VHDL做仿真激励

一、VHDL程序的宏观结构； 二、实体的基本格式及其在VHDL硬件设计中的应用 三、 构造体的基本格式及其在VHDL硬件设计中的基本功能 四、 库的实用意义及使用方法

5.1 信号的分类 静态同步 ASIC 中的所有信号可以分为以下三种：时钟、控制信号和数据

1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的 HDL编辑环境。通常VHDL文件保存为.vhd文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑 功能是否正确（也叫前仿真，对简单的设计可以跳过这一步， 只在布线完成以后，进行时序仿真）

Process Statement All the Process Statement is executed in parallel Within the Process Statement, the coding is execute in sequential Process Statement is : OUTPUT depends on INPUT with Sensitivity List to control the event happen

组合逻辑电路设计实例 一、简单门电路 二、加法器 三、编码译码器 四、多路处理器

EDA（Electronic Design Automation） ASIC（Application Specific Integrated Circuit） FPGA（Field Programmable Gate-Array） CPLD（Complex Programmable Logic Device） SOC（System On a Chip） IP（Intellectual Property） ISP（In-System Programmable ）

TEXTIO是文本输入输出包集合,该 包中含有对文本文件进行读写的过 程和函数。 输入输出的文本文件均为ASCII码 文件。 TEXTIO按行对文件处理，以回车、 换行符作为行结束

在时间上和数值上都是连续变化的信号，称为模拟信号。 在时间上和数值上都是离散（变化不连续）的信号，称 为数字信号

一、对VHDL程序的宏观结构有一个明确的概念性认识； 二、认识实体、构造体的基本格式 三、理解实体、构造体在VHDL程序中的基本功能 四、能够尝试编写简单的VHDL程序