根据逻辑条件的判断构成程序分支结构 if 布尔表达式 then 顺序语句 end if； 当布尔表达式为 true 时， 执行 then 后面的顺序语句；

2.1 PLD的基本结构和表示方法 2.2 PLD的分类 2.3 GAL器件的结构及特点 2.4 CPLD的结构及特点 2.5 FPGA的结构特点

基本门电路的设计（采用数据流设计 ） 基本门电路表达简单逻辑关系，采用简单的赋值语句就能方 便地实现；没有必要采用更复杂的结构

PLD 主要厂商 Altera 公司设计的 EDA 工具，得到广泛应用； 可采用原理图输入和文本输入等多种设计输入方式； 可支持 VHDL、Verilog HDL、AHDL 等多种硬件设计语言； 可进行编辑、编译、仿真、综合、芯片编程等设计全过程操 作； 符合工业标准，能在各类设计平台上运行；

EDA（Electronic Design Automation） ASIC（Application Specific Integrated Circuit） FPGA（Field Programmable Gate-Array） CPLD（Complex Programmable Logic Device） SOC（System On a Chip） IP（Intellectual Property） ISP（In-System Programmable ）

一个简单频率计的设计（带BCD计数器、LED 七段码显示控制） 频率计的基本原理：将输入信号频率与基准时钟 频率进行比较

Behavior Modeling Only the functionality of the circuit, no structure No specific hardware intent For the purpose of synthesis, as well as simulation IN1，…，INn IF in1 THEN OUT1，…，OUTn FOR j IN high DOWNTO low LOOP

时序电路的信号变化特点： 同步时序电路以时钟信号为驱动；电路内部信号的变化 （或输出信号的变化）只发生在特定的时钟边沿；其他时刻 输入信号的变化对电路不产生影响；

对于 NMOS，B 通常接地；当 时，电子被吸引到栅极下面，形成导电通 道；对于 PMOS，B 通常接正电源；当 时，空穴电子被吸引到栅极下面， 形成导电通道；

VHDL与其他软件编程语言一样，对标志 符和数据格式等具有详细的规定。 在编写VHDL程序时必须完全遵守这些规 定